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半导体发展勇往直前

    半导体工艺技术的发展总是勇往直前，自1947年世界上第一个晶体管（Transistor）问世以来，越来越多的集成度更高、体积更小、功率越低以及廉价的电子产品来到了我们的视野当中，成为了电子管的替代者。这也使得电子计算机走入千家万户，成为20世纪最伟大的发明之一。

    对于半导体行业来讲，想要提升竞争力，就要不断挖掘新的工艺技术，不断挖掘全新的材料，以此来提升集成度，提升芯片性能，同时成本逐步降低。我们这里不要忘记摩尔定律（Moore's Law），作为40几年半导体工艺技术的发展规律，一直到现在还良好地执行着，尽管目前已经显现瓶颈，但是晶体管进步的核心原则依然没有改变——减小尺寸，减小发热量。只不过半导体厂商可能要在材料上大下功夫而已。

    如今大家都知道英特尔最新的酷睿i5/i3处理器采用了32纳米工艺技术，然而人们很难记得1971年英特尔第一款处理器4004处理器采用的是10微米（10000纳米）工艺，而1994年英特尔推出的首款Pentium处理器采用了0.60微米（600纳米）工艺技术，此后又经历了0.35微米、0.25微米、0.18微米、0.13微米、0.09微米、0.065微米直到不久前的0.045微米（45纳米）的制造工艺。短短的16年时间，晶体管工艺技术更新了8次之多，者不得不让人佩服戈登摩尔作为“摩尔定律”的创始人所应有的能力。

    所谓制造工艺技术是指IC内电路与电路之间的距离，也就是晶体管间的连线宽度。然而正如刚刚所提到的，这种距离不可能无限地小下去，半导体工艺技术发展至65纳米、45纳米这一阶段已经遇到瓶颈。虽然表面上看似平静，似乎还会以32纳米、22纳米 、16纳米平淡地发展下去，但是英特尔2007年推出45纳米工艺技术的时候，晶体管内部已经发生了翻天覆地的变化。 

45纳米:高K材料和金属栅极的引入

● 传统材料晶体管发展的瓶颈

    在英特尔2006年发布酷睿系列处理器以来，就提出了“Tick-Tock”的发展策略，即每隔一年交替推出新一代的先进制程技术和处理器微体系架构，这也因此在2007年到2009年英特尔先后推出了45纳米工艺、Nehalem架构、32纳米工艺技术。其中45纳米是一个关键点，在谈及这一点的时候，我们还是先熟悉一下半导体材料。当然，更加详细的半导体制造工艺流程这里我们不做过多讨论。

    以往的几十年里，晶体管的栅极绝缘层（Gate Dielectric）采用的都是以二氧化硅为主的材料，作为栅极介电材料，随着工艺制程的不断发展，这种栅极绝缘层的厚度也在不断降低。所谓栅极（Gate），就是用来控制开和关的晶体管氧化层。在英特尔2005年推出65纳米工艺的时候，依然是采用这种绝缘层，但是此时栅极介质的厚度已经非常薄，厚度只有1.2纳米，只相当于5层原子的厚度。

    绝缘层厚度的不断减小会导致漏电电流的产生，这样尽管制造工艺提升上去了，集成度提高了，但是耗电量却并没有随之减少，同时还会产生不必要的热能，一些晶体管有可能在“关闭”状态下仍然是通电的，这样就会带来致命的电路错误。这些因素都让晶体管的缩小接近极限。

● HK+MG的引进

    导致这种情况出现的原因，主要在于二氧化硅的介电常数（K-希腊文字Kappa简写）为3.9，这已经不足以将厚度只有1.2纳米的绝缘层的漏电率控制在正常水平。因此英特尔之前一直在寻找高K的材料，拥有高介电常数的材料显然拥有更好的把握电流能力。于是在45纳米工艺引入的时候，第一次采用了“铪（Hafnium）”作为High-K栅极介质的基础物质，取代了沿用40年的二氧化硅，大幅度降低漏电率，同时栅极也采用金属栅极（Metal Gate）取代了以往的多晶硅（Polysilicon）栅极，所以总体来看，也就称为High-k + Metal Gate（HK+MG）。当然详细的金属栅极的材料信息仍属机密，我们无法知道太多，只知道它具有非常高的导电率。总体来说，铪和金属栅极的引入不愧为40年来最重要的一次变革。

    从数据来看，这种材料对电流的把握能力达到了传统二氧化硅的10倍，同时漏电率 达到了5倍以上，也就是说英特尔45纳米工艺当中，在晶体管开启的状态下，从S极（源极）到D极（漏极）的漏电量大幅度降低。而从金属栅极到晶体硅衬底（Silicon Substrate）的驱动电流效率提升20%以上。数据表明，45纳米晶片每秒钟能够进行约三千亿次的开关动作，即晶体管的性能提升20%，同时功耗降低30%。

32纳米:效能改进和无铅焊料

● 第四代应变硅和沉浸式光刻技术

    在2009年的IDF大会上，英特尔首次透露了采用全新的32纳米工艺的酷睿i3/i5处理器。作为45纳米工艺的接班人，本次全新的32纳米制程工艺的基础可以说是第一代高K+金属栅极（HK+MG）晶体管的延续，栅极介质的厚度从45纳米的1.0纳米降低到了0.9纳米。

    当然除了降低栅极介质的厚度外，还包含改进的金属栅极工艺流程，30nm的栅极长度，栅极间距缩小到了112.5nm，另外还采用了第四代应变硅技术。英特尔指出，晶体管的栅极间距每两年缩小0.7倍，更小的栅极间距有利于缩小集成电路的尺寸，优化电路设计等。

    其中，应变硅（Strained Silicon）技术是一种利用应变硅代替原来的高纯硅制造晶体管内部的通道（Channel）的技术，该技术可以让晶体管内的原子距离拉，以此加速晶体管内部电流的通过速度，使晶体管获得更出色的效能。而第四代应变硅技术则利用硅锗、双应力应变硅以及先进的应变记忆技术，能够有效提高晶体管的开关速度和电源效率，使电子在晶体管中的流通更顺畅、阻力更小、耗电更低。但是，这种技术并不能从根本上解决以传统的二氧化硅作为门和通道之间的绝缘层的漏电问题，因此对High-k材料的开发还是很有必要的，即使是对长期致力于开发应变硅技术的AMD来说，也有必要在下一代工艺技术中引入新材料。

    我们可以从英特尔的官方PDF文件中得知，除了第二代HK+MG以外，英特尔在关键层（Critical Layer）上首次使用沉浸式光刻（Immersion Lithography）技术，类似AMD在当前45nm工艺上的应用，通过这种技术，可以在晶圆上更好的刻录晶体管。此外，全新的工艺使晶体管开关动作所需电力更低，耗电量减少近30%，九个金属铜和Low-K电解质互联层 （Interconnect Layer），顺利提升效能并降低耗电量，开关动作速度约加快20%。芯片尺寸也只有45纳米工艺的70%。采用无铅、无卤素材料封装。

● 100%的无铅焊料

    无铅（Pb-free）的引入并非仅仅是更换材料而已那么简单。对于当今的大多数处理器而言，铅主要存在于连接硅晶片与基板的内部连接点第一层内5%左右的焊锡中。其实英特尔早在2004年就已经实现了反转封装产品中除去95%的铅物质的目标，只不过余下的5%处在封装内部。显然，英特尔以锡、银和铜的合金取代以铅锡为主焊接，100%地实现了无铅焊料，体现了英特尔在工艺技术的研发上的更高的实力。

32纳米:效能改进和发展规律

● PMOS和NMOS的改进

    效能的改进还不仅仅体现在第四代应变硅技术和沉浸式光刻技术的应用。在引入32纳米技术的时候，英特尔宣称 该工艺将使晶体管性能提升22%，并且提供有史以来最高的驱动电流。相比引入45纳米工艺时提升的20%的驱动电流更进一步。

    那么这22%的性能提升来自哪里呢？以英特尔官方给出的数据来看，这22%主要来自NMOS和PMOS在新工艺下的性能提升和漏电量的减少。PMOS（Positive channel-Metal-Oxide-Semiconductor）是指n型衬底、p沟道，靠空穴的流动运送电流的MOS管，而NMOS是n沟道MOS管，全称为金属-氧化物-半导体（N-Mental-Oxide-Semiconductor）。这种MOS管位于金属栅极，最基本的功能是做开关，控制电路的通断。英特尔宣称在同等漏电量下，NMOS和PMOS晶体管可以分别提升14%和22%的速度，而在同样速度的前提下，NMOS和PMOS晶体管的漏电量又分别下降了5倍和10倍。

    SRAM作为CPU的高速缓存，在每一次工艺升级时半导体厂商都会用SRAM测试工艺的成熟程度，比如英特尔的第一颗32nm SRAM芯片在2007年9月就已经完成，晶体管数量超过19亿个，单元面积0.171平方微米，容量291Mbit，运行速度4GHz。而相应的产品量产则在去年年底。

    英特尔表示SRAM单元面积每两年缩小0.5倍，比如在45nm时代是0.346平方微米。 英特尔45纳米SRAM芯片在2006年1月完成，晶体管数量达10亿个，当时的存储容量为153Mbit，相当于65纳米工艺SRAM单元面积的一半。同样，英特尔第一款量产的45纳米处理器酷睿2 QX9650在2007年11月才亮相。

    从这张图我们可以看出，每一代的芯片良品率（Yield）都随着时间的推移而增加，随之而来的是缺陷密度（Defect Density）的减少。其中，32纳米工艺的相关产品进入到量产阶段和45纳米进入这个阶段相隔了2年时间。在去年9月于旧金山举行的秋季IDF大会上，英特尔首席执行官欧德宁（Paul Otellini）表示22纳米SRAM已经试产成功，该SRAM容量为364Mbit，单元面积0.092平方微米，基于第三代高K金属栅极晶体管技术。也就是说，我们最早在明年下半年才可以看到量产的22纳米处理器问世。

HK+MG技术的两大流派

    显然，英特尔已经平稳地完成了向HK+MG技术的过渡。不过，相比在材料上与传统晶体管有很大不同以外，在制造流程方面，业界却存在两大各自固执己见的不同阵营，分别是以IBM/AMD/GloubalFoudries为代表的Gate-first工艺流派和以Intel为代表的Gate-last工艺流派。其中，IBM目前也已经开发出了22纳米SRAM芯片，功耗和性能都比较理想，但是离上市还需一段时间。而另一家半导体芯片行业的巨头台积电（TSMC）此前也表示将在明年量产的28nm HKMG制程产品中启用Gate-last工艺，届时还会推出三种不同的28nm制程工艺技术。

    这里要指出的是，Gate-last是用于制作金属栅极结构的一种工艺技术，这种技术的特点是在对硅片进行漏/源区离子注入操作以及随后的高温退火工步完成之后再形成金属栅极；而Gate-first工艺的特点是在对硅片进行漏/源区离子注入操作以及随后的退火工步完成之前便生成金属栅极。

    由于退火工步需要进行数千度的高温处理，而Gate-last工艺则可令金属栅极避开高温退火工步，因此相比Gate-first工艺而言，Gate-last工艺对用于制作金属栅极的金属材料要求更低，不过相应的工艺技术也更复杂。显然，用Gate-first工艺制作HK+MG，其金属栅极由于要经受退火的高温，这会导致PMOS管的Vt电压（门限电压）的升高。因此Gate-first工艺实现HK+MG结构的难点在于如何控制PMOS管的Vt电压，因为门限电压的升高将导致性能的下降。

    所以，这两种工艺技术都有着各自的优点和缺点，并不能一概而论。我们退回到提高栅介质的介电系数的话题，其实达到这一目的有两种途径，一种就是我们本次所讨论的采用高介电系数的材料作为栅介质，而另一种则是仍保持二氧化硅作为栅介质，通过二氧化硅膜里掺入氮使之成为致密的氮氧化硅（SiON）来提高栅介质的介电系数，这种做法与前期技术有良好的连续性和兼容性。根据台积电的说法，这种SiON绝缘层+硅栅工艺在成本的控制上也更有优势，同时在其三种28纳米技术中就有一种采用的是这种工艺。

    总体来说，对半导体产业而言，无论是采用哪种制造工艺，无论是否采用全新的材料，对行业而言都是一项巨大的突破，也是对摩尔定律一次十分重要的拓展。它能让芯片制造商生产出效能更高、耗电更少，成本更低且创新更多的产品。我们期待明年各家半导体公司基于全新制程的产品的出现，促进行业发展的同时，也为半导体芯片行业的发展书写重要的一笔。