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关于libero IDE 9.1版本Designer布局布线中引脚无法连到指定点的问题

(2014-12-04 09:02:47)
标签:

liberoide9.1

designer

引脚无法连

分类: FPGA(actel)

硬件芯片:Actel ProASIC3 A3P125 100针

编译软件:Libero IDE 9.1版本(集成平台包含 Designer、Modelsim、Flash Pro)

 

出现问题:在Designer编译后进行引脚实连时,出现一部分引脚无法连接到电路图规划布线的位置。如下图:


此图显示_ale与_wr信号本应该连接到引脚42与引脚41,但只有rd可以按指定连接http://s15/mw690/002Hl1Cyzy6O70OhRH89e&690IDE 9.1版本Designer布局布线中引脚无法连到指定点的问题" TITLE="关于libero IDE 9.1版本Designer布局布线中引脚无法连到指定点的问题" />

对于_wr信号,在Pin Number栏里根本没有40、41、42引脚可选。仔细看了看,只有1-15,90-100引脚可选

http://s9/mw690/002Hl1Cyzy6O71oTRnGf8&690IDE 9.1版本Designer布局布线中引脚无法连到指定点的问题" TITLE="关于libero IDE 9.1版本Designer布局布线中引脚无法连到指定点的问题" />

做出很多假设与尝试:

比如:是否在硬件描述语言里,使用了 _wr的上升沿,被认为是一个时钟呢?只能连接到全局引脚?

推翻:在可选择的1-15,90-100里既有全局引脚,也有标准IO引脚

比如:是否41引脚42引脚是输入端口,无法连接输出信号?

推翻:同样是输出信号的_rd可以选择连接40、41、42,可见这三个引脚是可以作为输出引脚的。并且通过手册阅读可以了解到,A3P125芯片的所有非电源引脚都是既可以作为输出,也可以作为输出的。

比如:是否在硬件描述语言中,有什么没有注意到的问题呢?

推翻:为了验证此猜想,将程序简化再简化,最终简化如下:

// top.v
module top(
    //基板总线信号
    _wr,
    _rd,
    _ale,
    //CPU总线信号
    fsmc_noe,//rd
    fsmc_nwe, //wr
    fsmc_nadv//ale
 );
    //基板总线信号
    output              _wr;
    output              _rd;
    output              _ale;
    //CPU总线信号
     input    fsmc_noe;          //rd
     input    fsmc_nwe;          //wr
     input    fsmc_nadv;         //ale

  //直连的描述

    assign      _wr                  = fsmc_nwe;
    assign      _rd                  = fsmc_noe;
    assign      _ale                 = fsmc_nadv;

endmodule

这实在是很简单的过程了,三个输入口与三个输出口直连。
结果还是推翻了猜想,依然问题存在。不可选的41、42引脚依旧不可选。

     那么问题到底出现在哪里呢?

仔细看第一张图的左栏,发现有两个对勾,这两个对勾代表着什么?怎么就产生了对勾?

查阅资料,如大海捞针,无果而终。

很巧合的,在无望的情况下,有了新的发现。

Designer中有四种view方式:

http://s11/mw690/002Hl1Cyzy6O73jwTiida&690IDE 9.1版本Designer布局布线中引脚无法连到指定点的问题" TITLE="关于libero IDE 9.1版本Designer布局布线中引脚无法连到指定点的问题" />
分别是网表查看器、引脚编辑器、芯片规划器、输入输出口的分配编辑器。本文的开篇两张图分别是引脚编辑器、输入输出口的分配编辑器。当我打开了芯片规划器,我发现右栏的显示如下:

http://s2/mw690/002Hl1Cyzy6O73IxZaFa1&690IDE 9.1版本Designer布局布线中引脚无法连到指定点的问题" TITLE="关于libero IDE 9.1版本Designer布局布线中引脚无法连到指定点的问题" />原图并不是这样,略有出入。Regions下命名的是Gclock.

我恍然大悟,原来软件上将_ale与_wr约束在图中蓝色框所覆盖的引脚上。即1-15,90-100.(注意引脚的标注方式是从左上角开始,逆时针走一圈),当我将这个约束取消,所有可选的引脚被释放。41、42就出现了!

但是为什么软件会这样约束呢?这个问题我会在后面解决的。就记到这里吧。

 

注:

本文仅是学习笔记,自己观点,对否有待论证。

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