FPGAVerilog中如何实现for循环
(2020-03-08 21:08:19)
标签:
fpgaverilogfor循环 |
分类: FPGA |
1、几种verilog的For循环的实现方法
参考总结自Verilog那些事。。。整合篇这里介绍了几种For循环,包括嵌套循环的实现方法等。。。。比较实用
{
}
//1、时序实现
reg [7:0] x;
reg [7:0] C1;
reg [7:0] Act;
if(!rst_n)
begin
x <= 0;
C1 <= 0;
Act <= 0; //initial the x , C1 , Act to 0
end
else
begin
case ( i )
0:
begin
if ( x == C1 )
begin
x <= x + 1'b1;
Act <= Act + 1'b1;
end
if ( C1 == 10 - 1 )
begin
reg [7:0] x;
reg [7:0] C1;
reg [7:0] Act;
if(!rst_n)
else