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 一、通过create_generated_clock 确定相位关系

create_generated_clock 是用来说明generated clock与source clock的相位（边沿）关系，
同时根据source clock找到master clock以及source clock 和master clock的关系，
最终会确定generated clock和master clock的相位（边沿）关系。

所以在genereated clock的时候一定要明确generated clock与master clock的相位关系（rise->rise or rise->fall or fall->rise or fall->fall),
这些关系由桥梁source clock嫁接，所以需要名曲generated clock和source clock，以及source clock和master clock的关系，如果根据声明找到的generated clock
和master clock的关系和实际的关系不一致，否则会造成一些分析错误。

如：sta的时候找不到generated clock和source clock相位关系，会将generated clock的source latency 设置为0

如下图：

http://filer.blogbus.com/4218525/4218525_1291635121f.png 

如果直接声明如下，
http://filer.blogbus.com/4218525/4218525_12916351309.png 

那么根据声明，generated 和master clock的关系如下（工具会根据source clock 找到master clock，并确定source clock 和master clock的关系，当前source clock即master clock）
http://filer.blogbus.com/4218525/4218525_12916351377.png 

而实际上的，generated 和 master clock的关系如下
http://filer.blogbus.com/4218525/4218525_12916351446.png 

解决方法有2种：
1.改变generated clock的source，即让generated clock和source clock的路径唯一且单一（单一是指，声明的相位边沿关系和实际的相位边沿关系一致）。
一般做法就是将source clock设置在触发器的clock端。如下：
http://filer.blogbus.com/4218525/4218525_1291635150x.png 
这样generated clock和source clock的关系和声明的一直。
工具会根据声明的source clock 找到它的master clock，同时确定source clock和master clock相位相反的关系，
由此就确定了generated clock和master clock的关系。

2.直接声明generated clock和master clock的相位边沿关系。如下：
create_generated_clock \
 -name CLKdiv2 \
 -edges {2 4 6}
 -source CLK \
 [get_pins Udiv/Q]