回顾下FPGA流程：

Synthesis-->Translate-->Map-->Place&Route-->Bit file generation

Synthesis：用于把RTL设计综合成各种逻辑资源并生成网表文件(第三方综合工具(Synplify)会生成edf，而Xilinx自己的XST工具会生成ngc文件)

Translate：把网表文件和约束文件(UCF用户约束；NCF网表约束(工具自动生成)；PCF物理约束(自动生成))合并到一个ngd文件

Map：使用ngd文件把网表的逻辑内容分到物理组件中(Slice and IOBs)，结果会生成一个ncd文件

PAR（Place&Route）：把组件放到芯片里，连接组件并输出FPGA配置文件

Bit file generation：生成programming file，可以下载到FPGA运行

而在PAR过程之后其实是可以加入其它的流程的，例如

TRCE：时序分析报告。

Floorplanning: 优化系统的route delay。减少critical path的delay来提升性能。而floorplanning过程中修改了设计的话是需要重新从Translate过程开始的。

如下是floorplanning流程图：

http://www.xilinx.com/itp/xilinx10/help/iseguide/mergedProjects/floorplanner/image/x9837.gif

在ASIC设计中也有floorplanning这个过程，而fpga只能优化routing而ASIC可以优化place和route

Ref

http://www.xilinx.com/itp/xilinx10/help/iseguide/mergedProjects/floorplanner/html/fp_df_after_par.htm

http://blog.163.com/fpga_ip/blog/static/20444302420124167334668/