时钟架构总览

7系的FPGA使用了专用的全局(Global)和区域(Regional)IO和时钟资源来管理设计中各种的时钟需求。Clock Management Tiles(CMT)提供了时钟合成(Clock frequency synthesis)，倾斜矫正(deskew)，过滤抖动(jitter filtering)功能。非时钟资源，例如本地布线，不建议使用在时钟设计中。

• 全局时钟树(Global clock tree)可以驱动device中的所有同步原件（synchronous elements）
• IO和区域时钟树(Regional clock tree)可以驱动最多三个垂直连接的时钟区域
• 每一个CMT包括了一个MMCM(Mixed-mode clock manager)和一个PLL(Phase-Locked Loop)。两者存在于的CMT柱（CMT Column）中，而CMT柱则在IO柱(IO Column)旁边。

为了满足不同的时钟使用需求，每一个7系的device都把时钟分成了区域(Regions)

• 根据不同的device大小，时钟区域从最少的4个到最大的24个
• 一个时钟区域包括了所有的同步元件(例如： CLB， IO， Serial Transceivers，DSP， Block RAM， CMT)，也包括了50个CLBs和一个IO bank，在时钟区域的中间还有一个水平的时钟Row（HROW，Horizontal clock ROW）
• 每一个时钟区域在HROW的上下各有25个CLB

时钟布线总览

每一个IO bank都含有clock-capable input pin来帮助外部时钟进入到7系的FPGA时钟资源里。在专属clock buffer的帮助下，clock-capable input带来时钟：

• 全局时钟分布于device的上下两部分
• IO时钟分布于与之相同的IO bank和垂直相邻的IO bank中
• 区域时钟分布于与之相同的时钟区域中和垂直的相邻时钟区域

7系的device有32个全局时钟线，可以提供时钟和控制信号到所有的时序资源中。全局时钟buffer(BFUG)用来驱动全局时钟线且必须用于驱动全局时钟线。每一个时钟区域可以支持最多12个这样的全局时钟，12条全局时钟使用水平时钟线（HROW）来进入时钟区域

对于全局时钟buffer（BUFG）来说：

• 对于跨越多个时钟区域的时钟，此buffer可以用于clock enable或disable
• 作为一个glitch-free multiplexer
• 在俩个时钟源做出选择
• 从一个废弃的时钟中退出
• 经常被CMT驱动
• 消除clock distribution delay
• 根据另外的clock调整clock delay

 水平的时钟buffer(BUFH)允许使用HROW访问全局时钟线。它也可以作为一个clock enable电路(BUFHCE)来独立的enable或者disable。每一个时钟区域使用12条水平时钟线来支持最多12个时钟。

每一个7系FPGA有区域和IO时钟树来驱动同时钟区域的所有的时序资源。每个device也有多时钟区域buffer(BUFMR)来允许IO和区域时钟能垂直跨越三个时钟区域。

• IO时钟buffer(BUFIO)驱动IO时钟树，访问同一个IO bank中的所有时序IO资源
• 区域时钟buffer(BUFR)驱动区域时钟树(regional clock tree)来驱动同一个时钟区域中的所有时钟资源且可以用于分频（divide）时钟频率
• 在IOB中的serializer/deserializer的帮助下，BUFIO和BUFR时钟buffer允许源同步的系统(Source-synchronous system)跨越时钟域(clock domain)且不使用额外的逻辑资源
• 相邻的区域和IO时钟树可以使用multi-clock region buffer(BUFMR)来驱动(使用相关的BUFR或者BUFIO时)
• 最多4个唯一(unique)的IO时钟和4个唯一的区域时钟可以被一个时钟区域或者IO bank所支持

CMT到IO的连接使用了高性能时钟布线,每一条布线都是低抖动，最小duty-cycle扭曲的path(minimal duty-cycle distorted direct path)

CMT总览

每个7系FPGA有最多24个CMT，每一个由一个MMCM和一个PLL组成。MMCM和PLL提供广范围的频率综合，外部或内部时钟的防抖过滤器(jitter filter)和提供抗扭曲时钟(deskew clock)。PLL包含了一部分MMCM的功能。7系的FPGA时钟输入允许多个资源来提供reference clock到MMCM和PLL

7系的FPGA MMCM有无限的phase-shift能力且可以用于动态phase-shifting模式。MMCM在feedback或者一个output path中也有分数计数器(Fractional counter)功能来提供更好的频率合成能力。

LogiCORE IP可以合理利用MMCM和PLL来创造时钟网(clock network).GUI的画面提供了各种时钟参数。IP可以选择合适的CMT资源和的配置CMT资源和布线资源。

**UG472 http://www.xilinx.com/support/documentation/user_guides/ug472_7Series_Clocking.pdf