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module fsm_1(
    input   wire            sclk,
    input   wire            rst_n,
    input   wire            write_start,

    output  wire            error_flag
);

parameter   IDLE    = 5'b00001; //state[0] 
parameter   WRITE   = 5'b00010; //state[1] 
parameter   READ    = 5'b00100; //state[2] 
parameter   CHECK   = 5'b01000; //state[3] 
parameter   ERROR   = 5'b10000; //state[4] 

reg     [4:0]   state; //状态指示，独热码
reg             write_end;
reg     [9:0]   write_cnt;
reg             read_end;
reg     [9:0]   read_cnt;

/
//第1段：状态迁移描述(对state的赋值)单独写在一个always块
always @(posedge sclk or negedge rst_n) begin
    if(rst_n == 1'b0)
        state <= IDLE;
    else begin //begin...end间的语句也是并行执行的
        case(state) //状态机使用case语句描述，而不能使用if...else，这是由综合器的特性决定的
            IDLE:
                if(write_start == 1'b1)
                    state <= WRITE;
                //else //时序逻辑对寄存器进行操作，if...else语句在不调用else情况下，寄存器默认保持原来状态。这是由硬件电路中寄存器的结构决定的！
                    //state <= state; //时钟触发情况下，不写else不会生成锁存器。电平触发情况下不写else会生成锁存器。
            WRITE:
                //if(write_cnt == 10'd1023) //if条件内尽量少写多位宽的数据。if条件会转换成查找表，查找表是组合逻辑实现的基本单元。当组合逻辑路径较长时会导致延时较大，造成时序紧张。
                if(write_end == 1'b1) //用write_end标志替代多位宽判断条件
                    state <= READ;
            READ:
                if(read_end == 1'b1)
                    state <= CHECK;
            CHECK:
                if(((|write_cnt) == 1'b0) &&((|read_cnt) == 1'b0)) //write_cnt==1023
                    state <= IDLE;
                else
                    state <= ERROR;
            ERROR:
                state <= ERROR;
            default:
                state <= IDLE; //使状态机不至于锁死
        endcase 
    end 
end
    
//第2段：描述状态机输出
assign error_flag = state[4];

/
//写状态控制相关变量
always @(posedge sclk or negedge rst_n) begin
    if(rst_n == 1'b0)
        write_cnt <= 'd0;
    else if(state == WRITE) //综合工具会优化为 else if(state[0] == WRITE)
        write_cnt <= write_cnt + 1'b1;
    else
        write_cnt <= 'd0;
end
        
always @(posedge sclk or negedge rst_n) begin
    if(rst_n == 1'b0)
        write_end <= 1'b0;
    else if(write_cnt == 'd1022) //多位宽可以省去10'd1022 
        write_end <= 1'b1;
    else
        write_end <= 1'b0;
end        
        
//读状态控制相关变量        
always @(posedge sclk or negedge rst_n) begin
    if(rst_n == 1'b0)
        read_cnt <= 'd0;
    else if(state == READ)
        read_cnt <= read_cnt + 1'b1;
    else
        read_cnt <= 'd0;
end        
        
always @(posedge sclk or negedge rst_n) begin
    if(rst_n == 1'b0)
        read_end <= 1'b0;
    else if(read_cnt == 'd1022)
        read_end <= 1'b1;
    else
        read_end <= 1'b0;
end

endmodule