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一个verilog配置引脚的范本

(2013-01-11 17:44:11)
标签:

杂谈

分类: FPGA

#------------------GLOBAL--------------------#
set_global_assignment -name RESERVE_ALL_UNUSED_PINS "AS INPUT TRI-STATED"
set_global_assignment -name ENABLE_INIT_DONE_OUTPUT OFF

#复位引脚
set_location_assignment PIN_M1 -to RSTn

#时钟引脚
set_location_assignment PIN_R9 -to CLK

#数码管对应的引脚
set_location_assignment PIN_M8 -to Row_scan[0]
set_location_assignment PIN_L7 -to Row_scan[1]
set_location_assignment PIN_P9 -to Row_scan[2]
set_location_assignment PIN_N9 -to Row_scan[3]
set_location_assignment PIN_M9 -to Row_scan[4]
set_location_assignment PIN_M10 -to Row_scan[5]
set_location_assignment PIN_P11 -to Row_scan[6]
set_location_assignment PIN_N11 -to Row_scan[7]
set_location_assignment PIN_N8 -to Column_scan[1]
set_location_assignment PIN_P8 -to Column_scan[0]

 

存成.tcl 文件在quartus里面运行就OK了

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