最后的话 放在前面

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下面，我们以altpll为例进行设计，这次我们设计一个分倍频器，讲一个50MHZ的时钟 倍频为100MHz的时钟。

简单的流程如下：

1、我们新建一个工程

http://s14/mw690/0414b736gd0ca891303ad&690

新工程的配置在此不详述，新工程建立之后

新建一个block

我们找到宏功能块 altpll 在 megafunctions----IO----altpll

http://s8/mw690/0414b736gd0ca955f9f77&690

确定之后弹出配置窗口

这一个页面用来选择要生成什么样的文件 我们一般选择verilog就可以了

http://s15/mw690/0414b736gd0caa11a843e&690

http://s4/mw690/0414b736g7b477683b663&690
这个页面选择输入时钟的类型
http://s3/mw690/0414b736gd0caa13aa272&690
用来设置引脚，添加什么样的引脚  不添加什么样的引脚
http://s10/mw690/0414b736g7b477686d5a9&690
设置输出时钟
http://s10/mw690/0414b736gd0caa1579cd9&690
设置要生成出来的文件 一般选择下面的两种就好了
http://s13/mw690/0414b736gd0caa15552dc&690
安装到原理图面板上 是这个样子的。

我们在files就可以看到这两种文件

我们点开altpll0.v来看一下的话 如下图 我们想使用的就是这个.v文件

http://s15/mw690/0414b736nd0caaf32f51e&690

http://s3/mw690/0414b736nd0caaf52b292&690

我们把它设置为顶层文件

http://s14/mw690/0414b736nd0caaf746dbd&690

http://s7/mw690/0414b736nd0caaf8e7296&690

然后想要修改参数的时候 只要双击该文件就好（在树上双击）

编译之后 

http://s15/mw690/0414b736nd0cabc7593ae&690

随意调用就好了