注意：本步骤仅针对PROM位于FPGA之前的链接方式，其它方式应变通使用。

1.打开ISE Project Navigator;

2.View下选中Implementation;

3.点击工作区的Design选项;

4.选中顶层v文件；

5.双击“configure Target Device“，将完成在此之前的所有操作，并自动打开Warning: No impact...，点击'OK'，跳出ISE iMPACT界面；

6.双击左侧'iMPACT flows'下的“Create Prom File(Prom File Formatter)“，跳出PROM File Formatter对话窗口，经过三步选择自己所用的PROM器件，并设置相应的mcs文件路径及文件名，点击“OK“将PROM器件加入。

7.根据引导，进一步加入FPGA的bit文件。

8.双击左侧iMPACT processes下的Available Operations are: Generate File...，若在右侧显示Generate Succeeded，则成功生成mcs文件。

9.点击iMPACT flows下的Bundary Scan，右键单击'Add Xilinx Device'，加入自己PROM的mcs文件，同样的方法，加入所用FPGA的bit文件。

10.将下载电缆的JTAG线与目标板连好，并打开目标板电源；

11.右键选中Prom器件并点击program，开始对PROM编程。注意可在programming properties中选中Loa

1.SPartan6 FPGA中， PLL产生的时钟不能直接连到FPGA的通用I/O上；

2.如果硬件已经连上了，可通过在PLL输出与通用I/O之间增加ODDR2模块缓冲来解决。

3.ODDR2与PLL模块可放在一个V文件中。

4.ODDR2模块如下：

  ODDR2 #(
    .DDR_ALIGNMENT('NONE'), // Sets output alignment to 'NONE', 'C0' or 'C1'
    .INIT(1'b0),    // Sets initial state of the Q output to 1'b0 or 1'b1
    .SRTYPE('SYNC') // Specifies 'SYNC' or 'ASYNC' set/reset
    ) U_ODDR2_PLL输出时钟名 (
      .Q(oddr2_I/O管脚名),   // 1-bit DDR output data
      .C0(clock_PLL输出时钟名),   // 1-bit clock input
      .C1(~clock_PLL输出时钟名),   // 1-bit clock input
      .CE(1'b1), // 1-bit clock enable input
      .D0(1'b1), // 1-bi

突发传输是指：在行地址指定后，只要指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址。

（1）对SDRAM器件的读和写是面向突发的，而突发长度（BL）则是可编程的。（2）突发长度决定了给定读写命令可以访问的最大的列位置的个数。（3）不管是顺序（Sequential）还是交叉(Interleaved)突发类型，其突发长度均可为1，2，4，8或连续。对于顺序突发类型，还适用于连续的页面突发。（4）连续页面突发与BURST TERMINATE命令一起使用以产生任意突发长度。（5）保留状态不应使用，因为这会导致未知操作或与未来的版本不匹配。

Read and write accesses to the device are burst oriented, and the burst length (BL) is programmable. The burst length determines the maximum number of column locations that can be accessed for a given READ or WRITE command. Bur

【声明：本文主要内容来自网络，经过博主改编】

汇编语言中，中断向量的设置可以采用以下两种方法：

(1)、利用INT 21H之功能25H

入口参数：AH＝中断号，DS:DX＝中断处理程序的入口地址，出口参数：无。

例：要把子程序NewFunc设置为中断n的中断处理程序，可采用以下程序段

NewFunc PROC

……

IRET;注意其返回指令

NewFunc ENDP

……

MOV AX, SEG NewFunc

1. `timescale 1ns / 1ps，含义为：时延单位为1ns，时延精度为1ps。

​2. 在编译过程中，`timescale会影响其后面所有模块中的时延值，直至遇到另一个

`timescale指令或`resetall指令。

3. 当一个设计中的多个模块带有自身的`timescale编译指令时，模拟器将定位

在所有模块的最小时延精度上，并且所有时延都相应地换算为最小时延精度。

1. reg: 可定义的无符号整数变量，最为常数；​

2.integer:32位有符号整数变量，算术操作产生二进制补码形式的结果。通常用作不会由硬件实现的数据处理。​

3.real：双精度带符号浮点变量，同integer;​

4.time：64位无符号整数变量，用于仿真时间的保存与处理；​

5.realtime: 同time，用作实数仿真时间的保存与处理。