Xilinx ISE中的verilog语言编写程序生成的buft电路如下

assign Spi_mosi_OnB  =  wire_main  ?   1'bz   :  Spi_mosi_OnB_D;

http://s14/mw690/004hUakizy7gkIXryiN6d&690BUFT" TITLE="Xilinx BUFT" />

BUFT4、BUFT8和BUFT16是单个或多个3个状态的缓冲区，当T处于低位时，缓冲区的输入数据被传送到相应的输出中。当T高时，输出是高阻抗(Z状态或off)。缓冲区的输出连接到FPGA体系结构中的水平的长线。

单独的BUFT符号的输出可以捆绑在一起形成一个总线或多路复用器(多路器)。确保一次只有一个T是低的。如果没有一个T输入是活动的(低)，一个“弱保”电路(spartan-ii，spartan-iie，Virtex，Virtex-e-ii，Virtex-ii Pro，以及Virtex-ii Pro X)阻止了输出总线的浮动，但不能保证总线仍然是最后一个被驱动的。

对于XC9500设备，当所有连接的bufeft/BUFT缓冲区被禁用时，BUFT输出网络就会假定高逻辑级别

对于 Spartan-II, Spartan-IIE, Virtex, Virtex-E, Virtex-II, Virtex-II Pro, and Virtex-II Pro X,当所有的网络都被禁用时，网络就会很高。为了正确模拟这种效果，必须将一个拉升元素连接到网络上。如果没有连接，NGDBuild会插入一个拉升元素，以便反向注释模拟反映设备的真实状态。

BUFT, 4, 8, 16