加载中…[STA]set_false_path与set_disable_timing的区别
(2018-05-13 21:45:51)| 分类： STA |
冗余的伪路径可以通过 set_false_path 使 EDA
工具不去分析这条时序路径，因此不会出现该时序路径的时序违例。
在芯片设计中利用两级触发器级联（亚稳态时用两级FF来同步）防止信号的亚稳态传播扩散。而在时序分析是对于两级触发器的第一级是不做时序检查的，因此在设计约束中将其设置为冗余的伪路径来避免对第一级触发器进行时序分析。
set_false_path -to [get_cell *firststage_synchronizer* -hier]
而在 SDC
中有另一种方式不分析特定的时序路径命令 set_disable_timing，两者的区别在于，
set_false_path
只对数据路径有效， EDA 工具还会分析这条时序路径，
只是不报出来是否有时序违例。
set_disable_timing 工具完全不去分析，原理是从物理上剪掉一个时序弧， 因此set_disable_timing 是对时序弧起作用， 这使得分析时序时的数据到达时间和设
计中常量的数值不能穿过设置 set_disable_timing 的时序弧，这会造成对其他相关
的时序路径造成影响。
计中常量的数值不能穿过设置 set_disable_timing 的时序弧，这会造成对其他相关
的时序路径造成影响。
在芯片设计中利用两级触发器级联（亚稳态时用两级FF来同步）防止信号的亚稳态传播扩散。而在时序分析是对于两级触发器的第一级是不做时序检查的，因此在设计约束中将其设置为冗余的伪路径来避免对第一级触发器进行时序分析。
set_false_path -to [get_cell *firststage_synchronizer* -hier]
喜欢
0
赠金笔
前一篇：STA相关基本的名词