Interconnect提供一个具有内部delay的pin to pin 的timing arc，这个delay是由于线的电阻和电容引起的，也称之为wire delay或者net delay。

另外，所有的interconnect arcs都是positively unate。net delay通常是从输入的50%到输出的50%。

wire-delay estimation methods:

(1)Physical layout estimation (PLE): 使用实际的设计和物理库信息，动态计算不同逻辑结构下的线延迟，与布局布线强相关。输入：lef library，capacitance table和floorplan

(2)Wire-load models:wire loads的计算是寄寓最近的calibrated area，选择一个合适的线负载模型是很费力的事情，是一个静态的模型。输入：wire-load models

使用线负载模型(WLM)：net delay = RC (R: net resistance, C: net capcitance)，综合工具根据90%的线的length和fanout，估算出R和C（Poisson distribution）。

Wire loads提供以下信息：几个block sizes和每个的平均capacitance，给丁一个fanout的平均net length（使用Poisson distribution），基于block的面积和net的fanout，计算电容（平均电容乘以net length）。总而言之，STA工具使用静态的WLMs根据长度，fanout和面积来计算net的capacitance。（对于同样的fanout，block的面积越大，估计的平均net length就越长，电容就越大）。

STA工具使用基于面积的wire load选择表来选择合适的线负载模型。

布局布线之后，收集extracted parasitic（RC）信息，并导入综合工具（或者直接导入，作为parasitics；或者由delay calculator计算出delay，再导入）。这个过程就是backannotation。

Backannotated information is available in the following file formats:

(1) SPEF (standard parasitic exchange format): for extracted parasitics

(2) DSPF (detailed standard parasitic format): for detailed extracted RC

(3) RSPF (reduced standard parasitic format): for less accurate extracted parasitics

(4) SDF (standard delay format): for delay information

Extraction: 布局布线之后计算RC，工具： Cadence QRC，Star RC （Synopsys）

Delay Calculation： 根据RC，准确获取物理net和cell的delays (SDF)，工具：SignalStorm nanometer delay calculator和CeltIC nanometer delay calculator (Cadence).