整个设计中只有一个全局时钟成为同步逻辑。只有时钟脉冲同时到达各记忆元件的时钟端，才能发生预期改变。
多时钟系统逻辑设计成为异步逻辑。电路状态改变由输入信号引起。
     同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。

     异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。

    同步时序逻辑电路：特点：电路中有统一的定时信号，存储器采用时钟控制触发器，电路状态在时钟脉冲控制下同时发生转换，即电路状态的改变取决于输入信号和时钟脉冲信号。具体说，状态如何变？取决于输入信号；状态何时变？取决于时钟脉冲信号。每个状态维持多久，取决于时钟的周期。

     异步时序逻辑电路：异步逻辑电路的存储单元可有触发器延时元件组成，电路中没有统一的时钟信号同步，电路输入信号的改变直接导致状态的改变。

   同步电路是说电路里的时钟相互之间是同步 的，同步的含义不只局限于同一个CLOCK，而是容许有多个CLOCK，这些CLOCK的周期有倍数关系并且相互之间的相位关系是固定的就可以，比如， 10ns, 5ns, 2.5ns 三个CLOCK的电路是同步电路。我们现在的综合，STA都是针对同步电路的。 
       异步电路是指CLOCK之间没有倍数关系或者相互之间的相位关系不是固定的，比如5ns, 3ns 两个CLOCK是异步的。异步电路无法作真正意义上的综合及STA，如果在同步电路里夹杂有异步电路，就set_flase_path。所以异步电路只有 靠仿真来检查电路正确与否。
       异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持续时间。
        同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而 所 有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如D触发器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。
        建立时间（tsu）是指在触发器的时钟上升沿到来以前，数据稳定不变的时间。如果建立时间不够，数据将不能在这个时钟上 升沿被打入触发器；保持时间（th）是指在触发器的时钟上升沿到来以后，数据稳定不变的时间。如果保持时间不够，数据同样不能被打入触发器。数据稳定传输 必须满足建立时间和保持时间的要求，否则电路就会出现逻辑错误。