FPGA & CPLD开发中，功能仿真、综合后仿真、布局布线后仿真以及板级仿真的概念

功能仿真，有时也叫前仿真，对设计输入的功能进行仿真，考虑的是理想化的情况，没有门延迟，没有布线延迟。

综合的过程，将设计输入编译成由与、或、非门，RAM，触发器等基本逻辑单元组成的逻辑连接，即网表（Netlist），并输出edf、edn等标准格式 的网表文件。综合后仿真把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时对电路带来的影响。

布局布线后仿真有时也叫后仿真，实现与布线，根据所选芯片的型号，将综合输出的逻辑网表适配到具体的FPGA/CPLD上。实现过程中最主要的过程是布局布线（Place and Route）：布局将逻辑单元合理地适配到FPGA内部的固有硬件结构上；布线则根据布局的拓扑结构，利用FPGA内部的各种连线资源，合理正确地连接各 个元件。时序仿真将布局布线的延时信息反标注到设计网表中进行仿真。此时的仿真延时文件信息最全，包含门延时和布线延时，所以布线后仿真最准确，能较好地 反映芯片的实际工作情况。

板级仿真主要是用来分析高速信号的完整性、电磁干扰（EMI）等电路特性。