立题简介：

内容：回顾FPGA逻辑部分Verilog实验-优先编码器电路；

来源：实际得出；

作用：回顾FPGA逻辑部分Verilog实验-优先编码器电路；

仿真环境：Quartus II 11.0；

日期：2019-03-31；

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立题详解：

本次回顾FPGA逻辑部分Verilog实验-优先编码器电路，使用“FPGA芯片”为“EP4CE6E22C8”，价格约“15.00RMB/PCS”，“LEs数目”约为“6272”;

PS：逻辑部分主要有5个：“与门”、“或门”、“非门”、“异或门”、“同或门”；

本次介绍为“优先编码器电路”，代码实测可用，简介如下：

i）、“开发环境”：环境为“Quartus II 11.0”；

ii）、FPGA芯片：芯片为“EP4CE6E22C8”，价格约“15.00RMB/PCS”，“LEs数目”约为“6272”;

iii）、“电路描述”：使用电路描述为“组合逻辑电路”；

1、“选择器电路”实际介绍

首先，对“优先编码器电路”代码而言，功能：规格为“4-2优先编码器”，即“4个输入信号”，其可最多可构成“2^2=4”（2路不通信号）不同的“组合”，因此本次设计的“4-2编码器”即为“4输入-2输出优先编码器”；

具体代码如：

module my_encode(I,Y);

input [3:0]I;

output [1:0]Y;

reg [1:0]Y;

always @(*)

begin

casex(I)

4'bxxx0: Y <= 2'b00;

4'bxx0x: Y <= 2'b01;

4'bx0xx: Y <= 2'b10;

4'b0xxx: Y <= 2'b11;

default: Y <= 2'b00;

endcase

end

endmodule

如上所示，特别注意其中的写法为：

重点为4点：

i）、“顺序结构”：在“begin……end”之间的“代码语句”为“顺序执行”；

ii）、“casex语句”要点1：对“casex语句”的格式为“case(参量)……default……endcase”，特别注意其后的“casex”、“endcase”、“default”不可省略，结束字段仍为“endcase”；

iii）、“casex语句”要点2：对“case参数值”后面直接使用“英文冒号:”做分隔，以“英文分号;”为“结束符”，但需要区分“C/C++”，其后“不需添加break关键字”做条件结束；

iv）、“casex语句”要点3：其后续的“x”表示“非重要点”（任意电平），表征为“优先级较低”；

其次，RTL级截图如下：

再次，引脚分配如下：