加载中…上拉下拉原理重要信号线的上下拉问题
(2013-07-12 15:17:07)
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上/下拉电阻it |
分类： 模拟电路 |
一般说来,不光是重要的信号线,只要信号在一段时间内可能出于无驱动状态,就需要处理.
比如说,一个CMOS门的输入端阻抗很高,没有处理,在悬空状况下很容易捡拾到干扰,如果能量足够甚至会导致击穿或者闩锁,导致器件失效.祈祷输入的保护二极管安全工作吧.如果电平一直处于中间态,那输出就可能是不确定的情况,也可能是上下MOS都导通,对器件寿命造成影响.
总线上当所有的器件都处于高阻态时也容易有干扰出现.因为这时读写控制线处于无效状态,所以不一定会引起问题.你如果觉得自己能够接受的话也就将就了.但是这时你就要注意到,控制线不能悬空,不然……
TTL电路的输入端是一个发射极开路引出的结构,拉高或者不接都是高电平,但是强烈建议不要悬空不接.
上拉还是下拉?要看需要.一方面器件可能又要求,另一方面,比如总线上两个器件,使能控制都是高有效,那么最好下拉,否则当控制信号没有建立的时候就会出现两个冲突,可能烧片.如果计算机总线上面挂了一个D/A,上电复位信号要对它清零或者预置,那么总线可以上下拉到你需要的数字.
至于上下拉电阻的大小,这个情况就比较多了.CMOS输入的阻抗很高,上下拉电阻阻值可以大一些,一般低功耗电路的阻值取得都比较大,但是抗干扰能力相应比较弱一些.
很多场合下拉电阻取值比上拉电阻要小,这个是历史遗留问题.如上面所说,TTL电路上拉时输入3集管基射反偏,没有什么电流,但是下拉时要能够使得输入晶体管工作,这个在TTL的手册中可以查到.
也是为了这个历史遗留问题,有些CMOS器件内部采用了上拉,这时它会告诉你可以不处理这些管脚,但是这时你就要注意了,因为下拉再用10K可能不好使,因为也许内置的20K电阻和外置的10K把电平固定在了1V左右.
有时候你会看到150欧姆或者50欧姆左右的上下拉电阻,尤其是在高速电路中会看到.
150欧姆电阻下拉一般在PECL逻辑中出现.PECL逻辑输出级是设计开路的电压跟随器,需要你用电阻来建立电压.
50欧姆的电阻在TTL电路中用的不多,因为静态功耗实在是比较大.在CML电路和PECL电路中兼起到了端接和偏置的作用.
CML电路输出级是一对集电极开路的三极管,需要一个上拉电阻来建立电平.这个电阻可以放在发送端,那么接受端还需要端接处理,也可以放到接受端,这时候端接电阻和偏置电阻就是一个.PECL电路结构上就好像CML后面跟了一个射极跟随器.
OC门也使用上拉电阻,这个和CML有一点相像,但是还不太一样.CML和PECL电路中三极管工作在线形区,而普通门电路和OC/OD门工作在饱和区.OC/OD门电路常用作电平转换或者驱动,但是其工作速度不会太快.
为什么?在OC/OD门中,上拉电阻不能太小,否则功耗会很大.而一般门的负载呈现出一个电容,负载越多,电容越大.当由高到低跳变时,电容的放电通过输出端下拉的MOS或者Bipolar管驱动,速度一般还是比较快的,但是由低到高跳变的时候,就需要通过上拉电阻来完成,R大了几十甚至上百倍,假设C不变,时间常数相应增加同样的倍数.这个在示波器上也可以明显的看出:上升时间比下降时间慢了很多.其实一般门电路上拉比下拉的驱动能力都会差一些,这个现象都存在,只不过不太明显罢了?
(为什么会这样?动动脑筋.想一想输出电平的变化会对输出级器件的工作点造成什么样的影响.)
在总线的上下拉电阻设计中,你就要考虑同样的问题了:总线上往往负载很重,如果你要电阻来提供一些值,你就必须保证电容能通过电阻在一定时间内放电到可接受的范围.如果电阻太大,那么就可能出错
比如说,一个CMOS门的输入端阻抗很高,没有处理,在悬空状况下很容易捡拾到干扰,如果能量足够甚至会导致击穿或者闩锁,导致器件失效.祈祷输入的保护二极管安全工作吧.如果电平一直处于中间态,那输出就可能是不确定的情况,也可能是上下MOS都导通,对器件寿命造成影响.
总线上当所有的器件都处于高阻态时也容易有干扰出现.因为这时读写控制线处于无效状态,所以不一定会引起问题.你如果觉得自己能够接受的话也就将就了.但是这时你就要注意到,控制线不能悬空,不然……
TTL电路的输入端是一个发射极开路引出的结构,拉高或者不接都是高电平,但是强烈建议不要悬空不接.
上拉还是下拉?要看需要.一方面器件可能又要求,另一方面,比如总线上两个器件,使能控制都是高有效,那么最好下拉,否则当控制信号没有建立的时候就会出现两个冲突,可能烧片.如果计算机总线上面挂了一个D/A,上电复位信号要对它清零或者预置,那么总线可以上下拉到你需要的数字.
至于上下拉电阻的大小,这个情况就比较多了.CMOS输入的阻抗很高,上下拉电阻阻值可以大一些,一般低功耗电路的阻值取得都比较大,但是抗干扰能力相应比较弱一些.
很多场合下拉电阻取值比上拉电阻要小,这个是历史遗留问题.如上面所说,TTL电路上拉时输入3集管基射反偏,没有什么电流,但是下拉时要能够使得输入晶体管工作,这个在TTL的手册中可以查到.
也是为了这个历史遗留问题,有些CMOS器件内部采用了上拉,这时它会告诉你可以不处理这些管脚,但是这时你就要注意了,因为下拉再用10K可能不好使,因为也许内置的20K电阻和外置的10K把电平固定在了1V左右.
有时候你会看到150欧姆或者50欧姆左右的上下拉电阻,尤其是在高速电路中会看到.
150欧姆电阻下拉一般在PECL逻辑中出现.PECL逻辑输出级是设计开路的电压跟随器,需要你用电阻来建立电压.
50欧姆的电阻在TTL电路中用的不多,因为静态功耗实在是比较大.在CML电路和PECL电路中兼起到了端接和偏置的作用.
CML电路输出级是一对集电极开路的三极管,需要一个上拉电阻来建立电平.这个电阻可以放在发送端,那么接受端还需要端接处理,也可以放到接受端,这时候端接电阻和偏置电阻就是一个.PECL电路结构上就好像CML后面跟了一个射极跟随器.
OC门也使用上拉电阻,这个和CML有一点相像,但是还不太一样.CML和PECL电路中三极管工作在线形区,而普通门电路和OC/OD门工作在饱和区.OC/OD门电路常用作电平转换或者驱动,但是其工作速度不会太快.
为什么?在OC/OD门中,上拉电阻不能太小,否则功耗会很大.而一般门的负载呈现出一个电容,负载越多,电容越大.当由高到低跳变时,电容的放电通过输出端下拉的MOS或者Bipolar管驱动,速度一般还是比较快的,但是由低到高跳变的时候,就需要通过上拉电阻来完成,R大了几十甚至上百倍,假设C不变,时间常数相应增加同样的倍数.这个在示波器上也可以明显的看出:上升时间比下降时间慢了很多.其实一般门电路上拉比下拉的驱动能力都会差一些,这个现象都存在,只不过不太明显罢了?
(为什么会这样?动动脑筋.想一想输出电平的变化会对输出级器件的工作点造成什么样的影响.)
在总线的上下拉电阻设计中,你就要考虑同样的问题了:总线上往往负载很重,如果你要电阻来提供一些值,你就必须保证电容能通过电阻在一定时间内放电到可接受的范围.如果电阻太大,那么就可能出错
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