加载中…quartus 的verilog 代码生成RTL原理图 并查看
(2017-04-22 06:27:07)| 分类： FPGA |
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RTL原理图可以点击每个模块单个查看，主要熟悉每个项目的输入 与 输出以及内部的模块输入输出，可以导出成图片查看
五年专业设计经验，嵌入式STM32,FPGA，电路控制系统，WiFi，网络，GPS差分定位，智能家居，等等解决方案，代码设计，联-系-方-式-微-信 : 253376326
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