Verilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，function，continous assignment，initial和always。在generate语句中可以引入if-else和case语句，根据条件不同产生不同的实例化。

为此，Verilog-2001还增加了以下关键字：generate，endgenerate，genvar，localparam。genvar为新增数据类型，存储正的integer。在generate语句中使用的index必须定义成genvar类型。localparam与parameter有些类似，不过其不能通过redefinition改变值。除了可以在generate语句中使用if-else，case外，还能使用for语句进行循环。

1)包含case语句的有条件的generate语句
generate
case ()
: begin:

end
: begin:

end
default: begin:

end
endcase
endgenerate
其中：constant_expression为常数表达式；value为case的取值；label为标号。

2）包含if-else语句的有条件的generate语句
generate
if () begin:
;
end else if () begin:
;
end else begin:
;
end
endgenerate
其中：condition为条件表达式；value为case的取值；label为标号

3）例化多个模块的generate语句
genvar ;
generate
for (=0; < ; =+1)
begin:

end
endgenerate
其中：val为声明的变量；instantiation为例化的模块；label为标号

【例】使用generate生成多个例化模块的Verilog HDL描述
module addern(carryin,x,y,s,carryout);
parameter n=32;
input carryin;
input [n-1:0] x,y;
output [n-1:0] s;
output carryout;
wire [n:0] c;
genvar k;
assign c[0]=carryin;
assign carryout=c[n];
generate
for(k=0;k
begin: fulladd_stage
wire z1,z2,z3;
xor(s[k],x[k],y[k],c[k]);
and(z1,x[k],y[k]);
and(z2,x[k],c[k]);
and(z3,y[k],c[k]);
or(c[k+1],z1,z2,z3);
end
endgenerate
endmodule

语法：
1。genvar后面的for，变量必须是genvar变量；generate+if，不如`ifdef `else `endif；
2。for里必须有begin，哪怕只有一句；
3。begin必须有名称，原因见4；
4。这里例化的模块名称是inst[j].unit；
5。generate语句可以看作是标准化为块的综合指令。
应用实例：
generate可以用for,case,if。其中，generate实例化多个器件很简洁。

案例

generate

genvar j ;
for(j=0;j<=INST_NUM;j=j+1) begin : inst
      　　dff #(PARAMETER) unit(
                                       　　 .clk　　    (clk      ),
                                       　　 .ena　　　(ena    ),
                                       　　 .in　　　　(in       ),
                                       　　 .out         (out    )
                                        ) ;
end
endgenerate

generate还可以进行多个assign赋值！
案例

module anytest_v(
    input clk,
    input[7:0] datain,
    output[7:0] dataout,
    output finish
    );
wire[7:0] mem[31:0];
wire[32*8-1:0] xxx;
//reg[7:0] i;
generate
      genvar j;
      for(j=0;j<=31;j=j+1)  begin :wiertech
            assign mem[j]= 8'b0;
      end

endgenerate

 

endmodule