同样的功能用不同的语句结构、思想实现，综合出来的逻辑电路在整体上明显的体现出了不同编程的思想与习惯

//Author:"泪与汗的缠绵"

//Data：2011-11月

//功能：三位二进制编码器，模电课本第85页习题

module  MakeCode( I0,I1,I2,I3,I4,I5,I6,I7,outa,outb,outc);
 input I0,I1,I2,I3,I4,I5,I6,I7;
 output outa,outb,outc;
 reg outa,outb,outc;
 wire w1,w2,w3;
  assign w1=~((~I1)&&(~I3)&&(~I5)&&(~I7));
  assign w2=~((~I2)&&(~I3)&&(~I6)&&(~I7));
  assign w3=~((~I4)&&(~I5)&&(~I6)&&(~I7));
  always@(w1,w2,w3)
  begin
    outa<=w1;
    outb<=w2;
    outc<=w3;
  end
endmodule
http://s16/middle/7dc6e9754b239ac78152f&690

//Author:"泪与汗的缠绵"
//Data：2011-11月
//功能：三位二进制编码器，模电课本第85页习题（方案二）
module  MakeCode(I,out);
 input[1:8] I;
 output[1:3] out;
 reg[1:3] out;
 always@(I)
 begin
  case(I)
   8'b0000_0001:out<=3'b000;
   8'b0000_0010:out<=3'b001;
   8'b0000_0100:out<=3'b010;
   8'b0000_1000:out<=3'b011;
   8'b0001_0000:out<=3'b100;
   8'b0010_0000:out<=3'b101;
   8'b0100_0000:out<=3'b110;
   8'b1000_0000:out<=3'b111;
   default:out<=3'b000;
  endcase
 end
endmodule

http://s5/middle/7dc6e9754b239ed359554&690