姓名：黄文存 学号:2009230144 班级： 09通信

实验组别：周五夜晚 同组实验者姓名:屈显品，左功同，黄凯日期：2012、6、1

评语：

成绩：__________________ 指导老师: _____________ (签名)

 

 

 

 

一.【实验目的】 

熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。

二.【实验原理】 

一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照6.1节介绍的方法来完成。

三.【实验内容1】 

完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。键1、键2、键3(PIO0/1/2)分别接ain、bin、cin；发光管D2、D1(PIO9/8)分别接sum和cout。

四.【实验内容2】 

建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。建议选择电路模式1（附录图3）；键2、键1输入8位加数；键4、键3输入8位被加数；数码8/7显示加和；D5显示进位cout。

五.实验过程及结果。

8位加法器设计流程如下

1.半加器原理图如下

http://s3/bmiddle/7d11b304xc17a08a756a2&690 QuartusII的原理图输入设计（8位全加器）" />

a,b分别为加数和被加数，so为加和，co为进位；

 

其对应的仿真波形图如下：

http://s3/bmiddle/7d11b304xc17a09a349a2&690 QuartusII的原理图输入设计（8位全加器）" />

 

2.一位全加器设计

将以上设计的半加器h_adder.bdf设置成可调用的底层元件，即将该半加器电路变成一个元件符号存盘（元件名是h_adder.bsf）

 

一位全加器原理图：

http://s14/bmiddle/7d11b304xc17a0ad02e8d&690 QuartusII的原理图输入设计（8位全加器）" />

Ain,bin为加数和被加数，cin为上一级进位，cout为进位，sum为加和结果；

 

其对应的仿真波形图如下;

http://s12/bmiddle/7d11b304xc17a0c07894b&690 QuartusII的原理图输入设计（8位全加器）" />

3.八位加法器

将以上设计的全加器f_adder.bdf设置成可调用的底层元件，即将该全加器电路变成一个元件符号存盘（元件名是f_adder.bsf）

 

8位全加器原理图

 

http://s13/bmiddle/7d11b304xc17a0e24b30c&690 QuartusII的原理图输入设计（8位全加器）" />

A[0]-A[7],B[0]-B[7]分别为八位加数和被加数，Ci为上一级进位，SUM[0]-SUM[7]为结果，Cout为进位；

其对应的仿真波形图如下：

 

http://s11/bmiddle/7d11b304xc17a0f86cb6a&690 QuartusII的原理图输入设计（8位全加器）" />

4.硬件测试流程及结果：

选用电路模式1

http://s7/bmiddle/7d11b304xc17a10d24646&690 QuartusII的原理图输入设计（8位全加器）" />

键2、键1输入8位加数；键4、键3输入8位被加数；数码8/7显示加和；D5显示进位cout。

引脚锁定情况如下图：

 

http://s11/bmiddle/7d11b304xc17a122325ba&690 QuartusII的原理图输入设计（8位全加器）" />

编译文件下载：

http://s7/bmiddle/7d11b304xc17a13625ee6&690 QuartusII的原理图输入设计（8位全加器）" />

硬件下载成功后，测试结果如下：

其中键2、键1输入8位加数；键4、键3输入8位被加数；数码8/7显示加和SUM；D5显示进位Cout。

Ci接地，即为0；

A.当加数和被加数分别为11H和21H时结果如下图：

http://s16/bmiddle/7d11b304xc179fa0259af&690 QuartusII的原理图输入设计（8位全加器）" />

 

 

 

数码管8/7显示:32,数码管5显示：0

即SUM=32H，Cout=0;

B.当加数和被加数分别为80H 和80H时结果如下图：

 

 

 

http://s3/bmiddle/7d11b304xc179f0b1bc32&690 QuartusII的原理图输入设计（8位全加器）" />

 

 

数码管8/7显示:00,数码管5显示：1

即SUM=00H,Cout=1；