加载中…TIAv17环境下再次学习练习STL-50浮点数加减法结果对状态位的影响
(2024-02-02 20:14:10)
标签：
西门子tiastl编程浮点数加减法结果对状 |
分类： 西门子软硬件 |
继续学习TIA环境下STL编程，这一篇学习浮点数加减法结果对状态位的影响。
+R (加 32 位 IEEE 浮点数)将累加器 1 与累加器 2
的内容相加，并将结果存储到累加器 1 中。将累加器 1 和累加器 2
中的内容解释为 32 位 IEEE 浮点数。执行该指令时不涉及 RLO，也不会影响 RLO。结果会对状态位 CC 1、CC 0、OS 和 OV
进行设置。对于带 2 个累加器的 CPU 而言，累加器
2 的结果保持不变。对于带 4 个累加器的
CPU，还将累加器 3 的内容复制到累加器 2 中，将累加器 4 的内容复制到累加器 3 中。累加器 4 的内容保持不变。
-R (减 32 位 IEEE 浮点数)从累加器 2 减去累加器 1
的内容，并将结果存储到累加器 1 中。将累加器 1和累加器 2
中的内容解释为 32 位 IEEE 浮点数。结果存储在累加器 1 中。执行该指令时不涉及
RLO，也不会影响 RLO。结果会对状态位 CC
1、CC 0、OS 和 OV 进行设置。对于带 2
个累加器的 CPU 而言，累加器 2 的结果保持不变。对于带 4 个累加器的 CPU，还将累加器 3 的内容复制到累加器 2 中，将累加器 4
的内容复制到累加器 3 中。累加器 4
的内容保持不变。
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