时序约束主要是为了满足器件稳定工作在我们需要的工作频率，而是否满足工作频率又取决于Setup Slack是否大于零。在FPGA内部我们所需要设置时序约束就是Fmax大于Clock Frequency，但当FPGA连接外部ASSP时我们就需从板级去考虑时序。

假定我们现在有个系统从ASSP输出至FPGA的同步工作系统，那么整个板子是否正常工作又如何判断？如何去约束FPGA？在一个板子上，ASSP管脚至FPGA IO脚的长度已经确定，ASSP管脚的参数也已经确定，但是还有一处是会变化的，那就是FPGA IO口至内部寄存器的时间及时钟至内部寄存器的时间是可以变化，对应设置就是Assignment Editor的Input Delay from Pin to Input Register设置。有人会说既然Assignment Editor可以完成约束，为什么我们还需要TimeQuest呢？从我个人观点上看，一是TimeQuest简单，只需要设置Input Delay参数；二是有助于我们从板级系统考虑时序，符合我们的思维模式。

先从下面两幅图看起：http://s11/middle/6e394a3dgc0ab6cfa286a&690

图1

Launch Edge：REG1数据发送边沿；

Latch Edge：REG2数据锁存边沿；

http://s10/middle/6e394a3dgc0ab70a2b8d9&690

图2

Tclk1：时钟clk至ASSP时钟脚的延迟；

Tclk2ext：时钟clk至FPGA时钟IO的延迟；

Tdata_PCB：数据在PCB走线上的延迟；

CL：负载电容；

Tco：ASSP参数；

简单点说，如果要FPGA能正常接收数据，那就需要在Latch Edge到达Reg2之前，ASSP的输出就已经到达Reg2的D数据口，并且至少已经稳定Tsu，这就是我们所说建立时间裕量，即Setup Slack。从图2可以知道，FPGA可以通过调整参数Tdataint和Tclk2int来满足Tsu，前提是需要知道数据（从ASSP输出），及时钟到达FPGA的时间，这两个时间都是相对于OSC的时钟边沿决定，还有如我所说，这个两个参数在PCB上都为固定值，所以它们可以用一个INPUT DELAY参数表达，表达式如下：

http://s2/middle/6e394a3dgc0ab72f317b1&690

图3

也就是在Lanuch Edge发送出去后，数据经过Tdata_PCB + Tcl + Tclk1 +Tco 到达FPGA IO，而Latch Edge发送出去经过Tclk2ext到达FPGA时钟IO，INPUT DELAY =Tdata_PCB + Tcl + Tclk1 + Tco - Tclk2ext

把ASSP，OSC和FPGA看成一个整体，则“Tclk2ext”可以认为是减少了Reg2的Tsu，而“Tclk1”加大了Reg1的Tco，该系统稳定工作的条件需要满足条件：Tdata_PCB + Tcl+ Tclk1 + Tco + Tdataint +（Tsu - Tclk2ext - Tclk2int）<= Period_OSC

当我们设置完INPUT DELAY参数后，剩余工作就可以交由QuartusII工具完成，当然也可以自己在Chip Planner布局布线，后者都是在不得以情况下进行。