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verilog中的assign(一)

(2012-06-27 20:24:22)
标签:

杂谈

分类: verilog学习

assign 用于描述组合逻辑,用阻塞赋值,但assign语句是并行执行,(说明:阻塞赋值串行操作是局限于在behavior structual 描述内部,也就是指在initial and always block内部。)

所有的assign和always是并行执行的。

对assign之后不能加块,实现组合逻辑只能用逐句的使用assign 组合逻辑,如果不考虑门的延时的话当然可以理解为瞬时执行的,因此没有并行和顺序之分,并行和顺序是针对时序逻辑来说的。值得注意的是所有的时序块都是并行执行的。initial块只在信号进入模块后执行1次而always块是由敏感事件作为中断来触发执行的。

assign 用于连续赋值语句,if-else用于RTL级描述中,被赋值的变量都是reg类型。reg类型赋值分blocked和nonblocked,即=和<=,不需要再使用assign。

 

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