PLL的目的就是为了让输出的频率和输入的频率两者保持相位一致，为什么不直接用输入频率呢？

这个问题的答案是： 在高频率状态下，输入频率不能使用因为它自己都不稳定。

现在的制造工艺能保证振晶在低频率下稳定工作，如果把高频通过一定手段降低频率就比较方便PD比较了。

在PLL中加入分频器(Divider)就是一个很好的办法。

http://www.rfdh.com/bas_rf/begin/images/pll_ex2.gif

如图所示，输出的800MHz通过1/100的分频器就能反馈8MHz的频率，这时再和能和能保持稳定输出8MHz的振晶输入作比较就能得到正确的值。

分频器内部主要靠FlipFlop构成，FF由于只在Clock的沿输出，FF可以作为一个1/2的分频器。如图所示：

http://www.rfdh.com/bas_rf/begin/images/pll_div.gif

之前讲到过VCO的作用是转换电压到频率，而PD输出的是两个频率的差，两者之间需要一个模块把频率差再转换到电压。这个模块就是Pulse-Voltage Converter。PVC的内部构造如下图：

http://www.rfdh.com/bas_rf/begin/images/pll_cp.gif

PVC由两个部分组成：1. Charge pump 2. Loop filter

1.Charge Pump的作用是根据PD输出的频率差值来增加或减少Loop Filter里电容的电荷量(Q)

2. Loop Filter根据公式 V=Q/C 一定C值时，Q的量决定了V的大小来输出电压

*Loop Filter 根据名字还有过滤杂信号的功能，让输出的电压更准确。

怎么才能合成自己想要的频率呢？

改变分频器Divider的比例就好。还是以之前输出800MHz的例子来看：

http://www.rfdh.com/bas_rf/begin/images/pll_syn1.gif

若是把1/100 改成 1/99 会怎么样？

http://www.rfdh.com/bas_rf/begin/images/pll_syn2.gif

这时反馈的频率值变成了8.08MHz

这时PD还是傻了吧唧的继续比较反馈的8.08MHz和标准的8MHz，出现了0.08MHz的差值。这时后面的Charge Pump和Loop filter又会开始调整而导致输出的值为792MHz。如下图：

http://www.rfdh.com/bas_rf/begin/images/pll_syn3.gif

这时792MHz的输出值再通过反馈的1/99分频，又会得到8MHz的新反馈值，这时PD得到了新的反馈8MHz和原来的8MHz输入，两者一致，使得输出稳定到792MHz，进入到Locked状态。

http://www.rfdh.com/bas_rf/begin/images/pll_syn4.gif

从调整到稳定的阶段叫做Lock time，lock time越短，证明此PLL很好。

http://www.rfdh.com/bas_rf/begin/images/pll_locktime.gif