在进行FPGA的学习和设计中，经常会遇到未分配引脚的信号。这个问题可以说是每个开发者都必须考虑的问题。如果一时处理不当，就可能会引起很多很多的问题。本文重点讨论这个问题的处理方法。

    在实际的工程项目中，经常考虑到冗余设计，或是留够足够的接口，以供后期进行扩展。主要原因是PCB和FPGA设计上缺乏完善的设计文档，PCB设计者的意图没有有效传达给FPGA设计者，而FPGA设计者之间也没能充分交流。所以造成上述问题的出现。针对FPGA设计者，该怎样来解决上述问题？怎样解决代码的重复使用问题？

解决方案：

    在设计中也预留冗余接口。即增加寄存器，并且有确定的输入。下面是一个项目中的一部分。

module SMG(clk_50,rst_n,number_data,segment_cs,bit_out);

input clk_50;                       // 50MHz clock 
input rst_n;                        // reset
input [15:0]number_data;            // 待显示的数据
 
output [3:0]segment_cs;             // 片选
output [7:0]bit_out;                // 输出

wire [4:0]one_data;
wire [4:0]ten_data;
wire [4:0]hundred_data;
wire [4:0]thousand_data;

number_mod number_mod_uut(
                           .clk_50(clk_50),
         .rst_n(rst_n),
         .number_data(number_data),               //16 bit
         .thousand_data(thousand_data),
         .hundred_data(hundred_data),
         .ten_data(ten_data),
         .one_data(one_data)
          );

......

而实际的PCB设计者只预留了10个接口，对于其余的六个信号接口（number_data[10:15]）怎么处理。如果不分配信号，可能就会出现问题。经逻辑分析仪可查看，这些未分配引脚的信号是高电平，如下图：http://s5/middle/69d69315xb0587f22d914&690

所以在设计中，修改如下：

module SMG(clk_50,rst_n,number_data,segment_cs,bit_out);

input clk_50;                       // 50MHz clock 
input rst_n;                        // reset
input [9:0]number_data;            // 待显示的数据
 
output [3:0]segment_cs;             // 片选
output [7:0]bit_out;                // 输出

wire [4:0]one_data;
wire [4:0]ten_data;
wire [4:0]hundred_data;
wire [4:0]thousand_data;

wire [5:0]constant;
assign constant=6'd0;

number_mod number_mod_uut(
                           .clk_50(clk_50),
         .rst_n(rst_n),
         .number_data({constant,number_data}),
         .thousand_data(thousand_data),
         .hundred_data(hundred_data),
         .ten_data(ten_data),
         .one_data(one_data)
          );
......

注意以上红色标注部分。