使用D触发器，与或非门实现二分频电路（Verilog代码以及原理图）

Verilog代码如下：

module clk_2d(
   clk_a, rst_n, clk_out );
 input   clk_a;
 input   rst_n;
 output  clk_out;
 
   reg  clk_b;
 reg  clk_c;
 reg  clk_d;
 wire c_out;
 assign clk_out = clk_b;
 assign c_out = !((clk_a & clk_b)|(clk_c & clk_d));  // 与或非门
   always@(clk_a)//(negedge clk_a or negedge rst_n)
  if(!rst_n)
     clk_c  <= 0;
  else
     clk_c  <= clk_a;

 always@(negedge clk_a or negedge rst_n)
  if(!rst_n)
    clk_b <=0;
  else 
  clk_b  <= c_out;
 
 always@(posedge clk_a or negedge rst_n)
   if(!rst_n)
      clk_d <= 0;
   else
      clk_d  <= clk_b;
endmodule
仿真波形如下：http://s9/middle/6840802c48930800edd68&690

ISE中综合的原理图：

http://s15/middle/6840802c489308e57fa0e&690