一段式： 一个always，时钟上升沿触发，见夏宇闻教程

二段式： FSM将时序部分（状态转移部分）和组合部分（判断状态转移条件和产生输出）分开，写为两个always语句，即为两段式有限状态机。 组合部分的case敏感信号为current state。 二段式在组合逻辑特别复杂时适用，但要注意需在后面加一个触发器以消除组合逻辑对输出产生的毛刺。

三段式： 将组合部分中的判断状态转移条件和产生输出再分开写，则为三段式有限状态机。三段式FSM的输出信号通过触发器产生，不会有毛刺。此外，输出信号的Case敏感信号为next state， 更利于时序路径分组，一般来说在FPGA/CPLD等可编程逻辑器件上的综合与布局布线效果更佳。

//第一个进程，同步时序always模块，格式化描述次态寄存器迁移到现态寄存器

always @ (posedge clk or negedge rst_n)    //异步复位

 if(!rst_n)

   current_state <= IDLE;

 else

   current_state <= next_state;   //注意，使用的是非阻塞赋值

//第二个进程，组合逻辑always模块，描述状态转移条件判断

always @ (current_state)        //电平触发

  begin

    next_state = IDLE;  //要初始化，使得系统复位后能进入正确的状态

    case(current_state)

    S1: if(...)

       next_state = S2;           //阻塞赋值

    ...

    endcase

end

//第三个进程，同步时序always模块，格式化描述次态寄存器输出

always @ (posedge clk or negedge rst_n)

...//初始化

 case(next_state)

S1:

   out1 <= 1'b1;                //注意是非阻塞逻辑

S2:

   out2 <= 1'b1;

default:...      //default的作用是免除综合工具综合出锁存器

endcase

end