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杨黎
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含异步清0和同步使能的4位加法计数器(2)

(2010-01-10 15:16:26)
标签:

加法计数器

vhdl

教育

(2)锁好引脚,进行全编译(compile),重新布局布线,时序仿真

6.    下载

 

。       将instance框中的名字改为CNT4B

。       在CNT4B框双击,弹出节点(noder)对话框,选择需要观察的节点:CQI,COUT,OUTY。

。       存盘为CNT4B.STP,加入到CNT4B的工程中

。       由File->new,弹出对话框,选择SIGNALTAP LOGIC ANALYZER FILE

。       为了采样时钟足够大,将CLK由DE2的27MHZ时钟代替,即将CLK 引脚锁定在PIN_D13

。       由Processing->start compile 对文件进行全编译

。       连接DE2板,在JTAG Chain Configuration进行配置,和下载文件调入

http://s12/bmiddle/6364d55bx7cca5403aebb&690

。       按instance框的http://s3/bmiddle/6364d55bx7cca54ab0a22&690  进入数据分析

。       拨动ENA键,给出触发的上升沿,得到采集数据如下(结果正确)

http://s14/bmiddle/6364d55bx7cca54f75cbd&690

      将CLK 引脚锁定在PIN_G26,对文件进行全编译,连接DE2板,在JTAG Chain Configuration进行配置,下载文件调入,分别拨动ENA键,RST键,CLK键,现象分析如下:

(1)       当ENA键,置上(即1)时,期间如果不拨动RST键进行清零复位,那么每拨动一下CLK键,计数一次,由0—15,当计数满16,再按动一次CLK键给出上升沿触发,则进位灯亮;期间如果拨动RST键进行清零复位,那么计数从零开始;

(2)       当ENA键,置下(即0)时,无使能信号,不进行计数。

四、思考题:

1、在例2-1中是否可以不定义信号 CQ1,而直接用输出端口信号完成加法运算,即 : OUTY <= OUTY + 1 ?

答:不可以,因为信号OUTY定义的端口模式是OUT,是单向输出模式,所以只能作为输出信号,不能在结构体内再用来作为输入信号;如果OUTY定义的端口模式是BUFFER,就可以将计数器输出的计数信号回读来作为下一个计数值的初值。而在本实验中,该信号是一个反馈信号,作为输出信号的同时也是iyge输入信号,所以要定义以个新的信号,记为CQ1。

2、修改例2-1,用进程语句和IF语句实现进位信号的检出。

答:process(cqi)

    Begin

      If cqi(0)= ' 1'  then

             if cqi(1)= ' 1'; then

                if cqi(2)= ' 1'  ;then

                  if cqi(3)= ' 1'; then

Cout<=' 1';

End if

End process

 

 

 

 

 

 

 

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