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VHDL中的数据转换函数conv_std_logic_vector的用法

(2011-05-06 15:45:31)
标签:

fpga

杂谈

该函数的转换结果是将被转换的数据先转换成2进制补码形式,然后取其低“位长”,作为输出。

如:a<=conv_std_logic_vector(-79,6)----   -79的补码是:10110001, 输出第六位:110001

        b<=conv_std_logic_vector(-2,6) ----    -2 的补码是:11111110, 输出第六位:111110


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