CMOS组成的逻辑门中：与非门、或非门是最小结构（4个MOS管组成），而与门/或门则有6个MOS管组成。即尽量把逻辑电路化成与非门、或非门组成的电路。

     if(a-10<0) 改成 if(a<10) 后者可以节约一个加法器的面积。

    组合逻辑与时序逻辑

...                                                  ...  

    begin                                                 begin

       if(a & b)                                             if(a & b)

              rega=c;                                               rega=c;

       else                                                         y=rega;

              rega=0;                                     end                        

       y=rega;                                            ...                                        

     end

...

 

左边为纯组合逻辑，右边编程了时序逻辑，完成相同的功能，但时序逻辑多了一个latch增加了面积。

同理：不完全case语句，也会产生latch，为避免不必要的的latch，之后加上default 。

资源共享有利于解决代码多余或电路结构多余。在同一always块可实现资源共享，但条件操作符不能实现共享。

assign out=（sel=1）？ a+x:b+x;与

always (a or b or x)

     begin

         if(sel)

              out=a+x;

         else

             out=b+x;

    end

....

下面的程序在电路中 将公用x资源。   即：在程序中尽量减少操作运算符和选择运算符，以便缩减电路的规模。

运算顺序变更对电路的影响。如：AC+AD=A(C+D) 将节省一个乘法器资源。多用于数字信号处理电路和高清晰图像处理电路。 

    时序逻辑电路中锁存器、触发器、寄存器、计数器等是组成电路的基础，在使用HDL描述语言编写代马时，优化变得很复杂。主要在于提高电路性能而增加的并行计算和大量寄存器等都消耗里大量的面积。除考虑组合逻辑中需要的外，还需要考虑建立/保持时间违约，亚稳态等。

    首先，考虑时序逻辑的基本单元锁存器（latch）、触发器（filp-flop）和寄存器。

    时序逻辑中，多用触发器，可以是综合更加简洁。在时序电路中，为解决亚稳态可以考虑使用双触发器来防止。

    有限状态机：是完成各种控制功能的基础。状态机的编写方法决定了电路面积资源消耗情况。有限状态机的面积消耗不仅与always块（几段式）的编码有关，还与采用的状态编码有关。详见状态机编写规则节。

   

高速电路设计 

    与非门、或非门是最小结构（4个MOS管组成），而与门/或门则有6个MOS管组成。线形结构和树形结构。电路从线形电路象树形结构，可以减少逻辑单元并减少延迟。考虑代码的编写，以防止某些综合工具无法综合成最佳的树形结构。

    为提高电路速度，增加时钟数和寄存器的数量有时也会起到较好的效果。

    对迟滞信号尽量后移，放在最靠近本级输出的位置。 

    流水线设计是使用寄存器对复杂组合逻辑电路根据期望的关键路径延迟时间进行N阶分割，设计后关键路径最小延迟缩减，时钟频率增加，吞吐量增加，这些是以牺牲电路的面积为代价而获得的速度提升。流水线的N阶分割通常称其为N级流水线结构，也就是从组合逻辑的输入到输出被N个寄存器所分割并形成非循环结构。

明天 继续