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摘要：
   Physical Compiler是Synopsys的物理综合解决方案的基石，并且是Synopsys的Galaxy设计平台的一个关键组成部分，有助于RTL的设计人员在最短时间内完成具有最高性能的电路设计。 Physical Complier通过将综合和布局相结合，即使在最为复杂的设计中，也能保证设计人员实现从RTL至已布局的门电路之间可预测的时序收敛，与第三方布线工具的接口经过实践验证，能够插入到任何现有设计流程中。 
　　Physical Compiler建立在业界标准的Design Compiler基础之上，能够与Synopsys的布局规划、功率、数据路径、测试、布线和DesignWare解决方案实现无缝的结合。Physical Compiler已经为设计业界所广泛采用，并已完成了1,000多个tapeout。Physical Compiler满足了客户对上市周期的要求，并在性能和效率方面获得显著的增长。所有主要的专用集成电路（ASIC）供应商均为Physical Compiler提供了设计套件支持，并采用布局交接（placement handoff）方式来实现最复杂设计的快速时序收敛。 

物理综合：
在传统的IC设计流程中，前端综合或时序分析时没有精确的线和CELL延迟信息，这样就容易造成和布局后的时序不收敛。随着工艺的进步，线延迟占主导地位，时序收敛问题越来越严重。根本的解决方法是前后端的设计流程整合起来，物理综合就是在针对的这种情况。

主要功能：
＃将RTL代码综合成已布局的门电路（关键功能）
＃利用已存在的门级网表生成已布局的门电路
＃采用内置的RTL性能原型设计(RPP)进行快速精确地实施可行性分析
＃时钟数综合
＃优化和精确的时序分析

配合使用的工具：
Design Compiler：完成逻辑综合，产生逻辑的网表文件。
Jupiter XT: 布局规划
Prime Time:　静态时序分析
Astro:　布线工具
Power Compiler:　功耗分析优化
DFT Compiler:　可测试性设计

Physical Compiler市场：
　长期以来，Synopsys凭借其逻辑综合工具Design Compiler主宰着综合产品市场。但该公司认识到Design Compiler对深亚微米设计的新问题无能为力，于是明智地规划了Design Compiler的替代产品——Physical Compiler。Physical Compiler 将逻辑综合与信号完整性与时序分析和布局相结合，以此解决信号完整性和时序收敛的问题。Physical Compiler与Chip Architect、Clock Tree Compiler以及 Route Compiler等相结合，可提供一种将在2002年年中支持深亚微米产品设计、综合和布局布线的方法。

Synopsys的下一代物理综合工具IC Compiler：
　　IC Compiler是Synopsys下一代布局布线系统，通过将物理综合扩展到整个布局和布线过程以及签核驱动的设计收敛，来保证卓越的质量并缩短设计时间。上一代解决方案由于布局、时钟树和布线独立运行，有其局限性。IC Compiler的扩展物理综合（XPS）技术突破了这一局限，将物理综合扩展到了整个布局和布线过程。 
   IC Compiler采用基于TCL的统一架构，实现了创新并利用了Synopsys的若干最为优秀的核心技术。作为一套完整的布局布线设计系统，它包括了实现下一代设计所必需的一切功能，如物理综合、布局、布线、时序、信号完整性（SI）优化、低功耗、可测性设计（DFT）和良率优化。