Capture原理图：

    在原理图生成netlist 时和allegro中导入netlist时 都会出现不同的问题，为以后的工作方便，及时总结中......

     1  管脚不对应 管教数量和封装中的数量不一样；

     2   同一个器件中不能有相同名字的管脚  要用 1 2 3一次编号；

     3  分割的元件 更改问题2时应该在图库中打开编辑   并使用CTRL+N依次改变，之后要保存，再在原理图中替换；

     4  在session log 中会显示ERRORS AND Warnings.   首先要找到是哪个元件发生了错误 然后是什么错误；

     5  报错：在生成netlist的时候

Unable to open c:\Cadence\PSD_14.2\tools\capture\allegro.cfg for reading. Please correct the above error(s) to proceed

处理办法：

点生成netlist，点setup，修改路径为capture\allegro.cfg所在路径

Allegro:

1 等到产生底片的时候出现问题了，不能生成底片，提示shape out of date。 提示到

Tools->reports->shape dynamic state.  查看状态：

Layer = TOP     State: Smooth       Point on shape: (-3727.00 -1420.00) Net: VDD5V     State: No Etch      Point on shape: (2217.00 -417.00) Net: GND     State: Smooth       Point on shape: (-4156.00 -826.00) Net: GND

首先我们定位为顶层，我把其他层都屏蔽掉了，只留下顶层，点击删除按钮后，在find里面只选中shapes，怎么找也找不到这块不能update的覆铜。之后在display->color/visibility里面发现选中Stack-Up时，最后面有一栏是Boundary，屏蔽其他栏，只选择Top层的Boundary，此时，这个诡异的不能update的shap终于浮出水面了。

2, PCB封装出现异型孔时光绘中应该加manufacture层，在制板要求里注明异型孔安装此层制作

http://s4/middle/613c9749tb5c3074a6243&690

3,导出DXF文件

一、打开您的BRD FILE
二、显示好当前您要转出的层
三、file >>EXport>>DXF...
四、
http://www.dzjs.net/upimg/userup/0901/150934332044.jpg 
五、
http://www.dzjs.net/upimg/userup/0901/150935059138.jpg 
六、
http://www.dzjs.net/upimg/userup/0901/150935355N1.jpg 
可更改导出单位，完毕。