基本RS触发器和基本RS钟控触发器原理

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朋友让我找的东西,我也不懂。放在这里方便各位~~ 学习指导: 基本RS触发器原理 图4-1(a)是由两个“与非”门构成的基本R-S触发器,(b)是其逻辑符号。RD、SD是两个输入端,Q及http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083745627.gif 正常工作时,触发器的Q和http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083744324.gif应保持相反,因而触发器具有两个稳定状态: 1)Q=1,http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083744324.gif=0。通常将Q端作为触发器的状态。若Q端处于高电平,就说触发器是1状态; 由图4-1可看出,如果Q端的初始状态设为1,RD、SD端都作用于高电平(逻辑1),则http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083744324.gif为1,在RD、SD为1的情况下这种状态也不会改变。这又是一个稳定状态。可见,它具有两个稳定状态。 输入与输出之间的逻辑关系可以用真值表、状态转换真值表及特征方程来描述。
输入信号只在某一特定的时刻起作用,即按一定的节拍将输入信号反映在触发器的输出端,http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083746563.gif这就需要增加一个控制端,只有在控制端作用脉冲时触发器才能动作,至于触发器输出变为什么状态,仍由输入端R及S的信号决定,这种触发器叫做时钟控制电平触发R-S触发器,简称为时钟R-S触发器或钟控R-S触发器。 图4-3(a)是由四个“与非”门构成的时钟控制R-S触发器。图4-3(b)是其逻辑符号,表4-3是真值表。在真值表中时钟脉冲CP没有列入. 根据时钟控制R-S触发器的真值表可以导出状态转换真值表及Qn+1的卡诺图,得其特征方程为 http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083753408.gif
其中SR=0是约束S及R不能同时为1。 需要指出的是由这种R-S触发器构成移位寄存器,必须严格地控制时钟脉冲的宽度(应大于三个“与非”门的平均时延时间,而小于四个平均时延时间),太窄各触发器不能稳定地翻转,太宽会在一个时钟脉冲作用时间内数据连续往右移,这是不允许的,对于时钟脉冲的这种严格要求是很难做到的,因而实用的R-S触发器还需要将电路作进一步改进。 |