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基本RS触发器和基本RS钟控触发器原理

(2009-11-01 14:32:24)
标签:

rs触发器

真值表

sd

时钟脉冲

it

分类: ARM学习历程

朋友让我找的东西,我也不懂。放在这里方便各位~~

学习指导:
  通过本知识点的学习,理解基本RS触发器原理和钟控RS触发器的工作原理,掌握用真值表、状态转换真值表和特性方程描述触发器的逻辑功能。

基本RS触发器原理

4-1(a)是由两个“与非”门构成的基本R-S触发器,(b)是其逻辑符号。RD、SD是两个输入端,Q及http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083745627.gif

正常工作时,触发器的Q和http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083744324.gif应保持相反,因而触发器具有两个稳定状态:

1)Q=1,http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083744324.gif=0。通常将Q端作为触发器的状态。若Q端处于高电平,就说触发器是1状态;
2)Q=0,http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083744324.gif=1。Q端处于低电平,就说触发器是0状态;Q端称为触发器的原端或1端,基本RS触发器和基本RS钟控触发器原理端称为触发器的非端或0端。

由图4-1可看出,如果Q端的初始状态设为1,RD、SD端都作用于高电平(逻辑1),则http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083744324.gif为1,在RD、SD为1的情况下这种状态也不会改变。这又是一个稳定状态。可见,它具有两个稳定状态。

输入与输出之间的逻辑关系可以用真值表、状态转换真值表及特征方程来描述。

 


(一)真值表

  R-S触发器的逻辑功能,可以用输入、输出之间的逻辑关系构成一个真值表(或叫功能表)来描述。

RD

SD

Q

http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083744324.gif

0

1

0

1

1

0

1

0

0

0

不定(Ф)

1

1

不变

   表4-1   真值表

1、当RD =0,SD=1时,不论触发器的初始状态如何,http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083744324.gif一定为1,由于“与非门2的输入全是1,Q端应为0。称触发器为0状态,RD为置0端。
2、当RD =1,SD=0时,不论触发器的初始状态如何,Q一定为1,从而使http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083744324.gif为0。称触发器为1状态,SD置1端。

3、当RD =1,SD =1时,如前所述,Q及http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083744324.gif的状态保持原状态不变。
4、当RD =0,SD =0时,不论触发器的初始状态如何,Q=http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083744324.gif =1,若RD、SD同时由0变成1,在两个门的性能完全一致的情况下, Q及http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083744324.gif究竟哪一个为1,哪一个为0是不定的,在应用时不允许RD和SD同时为0。

  综合以上四种情况,可建立R-S触发器的真值表于表41。应注意的是表中RD = SD =0的一行中Q及http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083744324.gif的状态是指RD、SD同时变为1后所处的状态是不定的,用Ф表示。
由于RD =0,SD =1时Q为0,RD端称为置0端或复位端。相仿的原因,SD称置1端或置位端。



RD

SD

Qn

Qn+1

0

0

0

Ф

0

0

1

Ф

0

1

0

0

0

1

1

0

1

0

0

1

1

0

1

1

1

1

0

0

1

1

1

1

表4-2  状态转换真值表

(二)状态转换真值表及特征方

  为了表达触发器在不同信号输入下触发器的新状态(或称为次态),用Qn+1表示。它与原状态(或称为现态) Qn之间的关系,可以根据真值表建立起RD、SD、Qn及Qn+1之间的关系表。这种表称为触发器的状态转换真值表,如表5-2所示。表中第一行是设原状态Qn =0,当RD = SD =0又同时变为1后新状态Qn+1难以肯定是0或是1,用Ф表示这种状态。其它各行也不难得到,这里不再赘述。                                 

   触发器的逻辑功能也可以用特征方程来描述。由表4-2绘出新状态Qn+1的卡诺图于图4-2,
     http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083745342.gif

  这里以RD、SD及Qn为自变量,Qn+1为相应的函数,经简化得R-S触发器的特征方程为:                http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083746953.gif

其中RD + SD =1为约束条件,它限制RD与SD不能同时为0。

   

时钟控制电平触发R-S触发器原理   

  输入信号只在某一特定的时刻起作用,即按一定的节拍将输入信号反映在触发器的输出端,http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083746563.gif这就需要增加一个控制端,只有在控制端作用脉冲时触发器才能动作,至于触发器输出变为什么状态,仍由输入端R及S的信号决定,这种触发器叫做时钟控制电平触发R-S触发器,简称为时钟R-S触发器或钟控R-S触发器。

  图4-3(a)是由四个“与非”门构成的时钟控制R-S触发器。图4-3(b)是其逻辑符号,表4-3是真值表。在真值表中时钟脉冲CP没有列入.

根据时钟控制R-S触发器的真值表可以导出状态转换真值表及Qn+1的卡诺图,得其特征方程为

http://www.51rd.net/technology/UploadFiles_3935/200611/20061103083753408.gif

    表4-3   真值表

R

S

Qn+1

0

0

Qn

0

1

1

1

0

0

1

1

Ф

其中SR=0是约束S及R不能同时为1。

需要指出的是由这种R-S触发器构成移位寄存器,必须严格地控制时钟脉冲的宽度(应大于三个“与非”门的平均时延时间,而小于四个平均时延时间),太窄各触发器不能稳定地翻转,太宽会在一个时钟脉冲作用时间内数据连续往右移,这是不允许的,对于时钟脉冲的这种严格要求是很难做到的,因而实用的R-S触发器还需要将电路作进一步改进。

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