加载中…在verilog里always和initial的区别是什么
(2019-03-05 14:51:24)
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it |
initial块内的语句从上到下只执行一次 不符合电路的运行模式
所以是不可综合的
它一般用来仿真时赋值；你这个代码里面的initial就是用来给输入赋值测试你这个全加器的.always块内的语句是反复执行的
一般写成类似于 ...
- 追问：
- 请问initial既然只执行一次，那还要了干嘛？
- 追答：
- 仿真 初始化各种数据啊 比如说 你这个程序 每隔五个时钟 改变一下输入 测试输出是否正确 基本上就是这么用的
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