[转载]VHDL中VARIABLE和SIGNAL的区别
(2016-05-07 22:28:40)
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3.总结
在一个进程中,如果对一个信号多次赋值,那么,只有最后一个值才是有效的。如果对变量多次赋值,那么每次赋值都是有效的,并且,变量的值在再次赋值之前一直保持不变。
信号跟硬件有点类似,并且是在进程结束的时候才更新;变量是立即更新的,因此可以影响程序的功能,但变量的好处是仿真速度更快。
因此,通常情况下,推荐使用信号,可以保证程序的正确性。
在一个进程中,如果对一个信号多次赋值,那么,只有最后一个值才是有效的。如果对变量多次赋值,那么每次赋值都是有效的,并且,变量的值在再次赋值之前一直保持不变。
信号跟硬件有点类似,并且是在进程结束的时候才更新;变量是立即更新的,因此可以影响程序的功能,但变量的好处是仿真速度更快。
因此,通常情况下,推荐使用信号,可以保证程序的正确性。
原文地址:VHDL中VARIABLE和SIGNAL的区别作者:千里长弓
1、VARIABLE的特点
2、SIGNAL的特点
本文整理自薛宏熙老师的课程PPT,chap2(38-41).

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