vhdl与verilog混仿的一点心得_bobo

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vhdl与verilog混仿的一点心得

(2011-10-01 22:49:56)

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分类：学习相关

最近接触到了一部分Xilinx的IP软核，都是VHDL写的。而我的能力，只是仅仅掌握了VCS和verdi而已，对VHDL更是一窍不通。通常使用VCS进行编译，用DVE查看波形。自从发现verdi的强大trace功能后，便彻底抛弃了DEV。

几经摸索，在同事的帮助下，终于找到了一种可行的方案。

STEP 1： 将RTL转换成verilog。使用XHDL，或者其他类似软件。

tb还是使用原来的vhdl好了，这个或是是由于不可综合的原因，转换总是或多或少有问题。

STEP 2: 老规矩，dump，在tb里加代码，生成fsdb

initial begin
$fsdbDumpfile("your_fsdb_name.fsdb");
$fsdbDumpvars(0, your_tb_name);
end

STEP 3: 使用modelsim编译RTL和TB。vcs mx据说也支持混仿，没有仔细研究。

vlib work
vcom novas.vhd
vcom *.vhd
vlog *.v

vsim your_tb

vcom编译VHDL

vlog编译Verilog

STEP 4: 混仿无法直接用verdi打开，必须编译成库文件才能导入。再用verdi编译一次，然后打开verdi即可导入。

vhdlcom -93 novas.vhd

vhdlcom -93 *.vhd
vericom -2001 *.v
verdi -lib work -top your_top_name

系统环境：linux full 64

Reference
[1] (筆記) 如何使用Debussy與ModelSim做Co-Simulation?

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