目标：（1）首先，STA计算用于综合的path delay，然后给予这个path delay，综合工具从timing library中选择单元构造电路来满足时序要求。（2）其次，STA分析电路的时序来验证电路能够在定义的频率下进行工作。

（逻辑优化和时序验证logic optimization和timing verification）

STA工具包括：（1）用于综合和palce-and-route:Encounter RTL Compiler, Design Compiler, Common Timing Engine (CTE) in Encounter software （2）验证工具包括：Encounter Timing System和Prime Time tool

Timing library （.lib）提供cell和interconnects （nets）的延迟信息。相应的，timing paths也包含cell和nets中的timing arcs。一个timing arc是一个臆想的arc，表示一个信号的因果关系。如果一个输入端的变化引起输出端的一个变化，这就是一个因果关系（causal relationship）。注意的是，一个门的rising和falling的arc delay并不都是对称的。一个timing arc的三个特性包含unateness， slew和delay，所有这些信息均来自timing library。

如果输出端信号的变迁（rise/fall）和输入端的一致，这个timing arc就是一个positive unate（反之为negative unate）。这种timing arc的性质叫做unateness。

Timing arc的性质包括：Unateness， slew，delay和causal。

Transition： rising and falling slew。slew是变迁的rate（slew thresholds之间）

示例：slew is measured 0.05 at range 40-60 (20% swing).The library slew thresholds are 10-90 (80%) swing, then the slew is recorded as 0.05*80/20 = 0.2

STA 工具根据timing library得到输出端的transition time，并使用其作为路径中下一个cell的input transition。对于同一个cell，已知输入transition （row）和输出端的load（capacitance， column），输出端的transition time可以通过LUT得到。输出pin的slew随着信号的传输，会不断degrade，尤其是在一个长的net上。在timing library中，slew degradation的LUT是基于：Output pin transition（slew）和interconnect （net） delay得到的。