Verilog简明教程(适用于略有HDL知识,想快速了解verilog的人)
目录:
A verilog的流行,有两方面的原因;
B verilog与VHDL相比的优点
C 典型的verilog模块
D verilog语法要点
A) verilog的流行,有两方面的原因:
1 它是cadence的模拟器verilog-XL的基础,cadence的广泛流行使得verilog在90年代深
入人心;
2 它在硅谷获得广泛使用;
B) verilog与VHDL相比的优点
二者的关系仿佛C与FORTRAN,具体而言:
1 verilog的代码效率更高:
  比较明显的对比:
VHDL在描述一个实体时采用entity/architecture模式,
verilog在描述一个实体时只需用一个"module/edumodule"语句块.
此外verilog的高效性还在很多地方体现出来;
2 verilog支持二进制的加减运算:
VHDL在进行二进制的加减运算时使用conv_***函数或者进行其他的定义,总之必须通知
编译器;
verilog直接用形如"c=a+b"的表示二进制的加减运算;
3 综合时可控制性好:
VHDL对信号不加区分地定义为"signal",
而verilog区分为register类型的和wire类型的;
但是也有人支持VHDL,认为verilog和VHDL的关系仿佛C和C++.

C) 典型的verilog模块
讨论以下典型电路的verilog描述:
* 与非门;
* 加法器;
* D触发器;
* 计数器;
* latch;
* 时序机;
* RAM;
* 模块引用;
* 预编译;
* 与非门的verilog描述如下:
//verilog使用和C语言相同的注释方法
module nd02(a1,a2,zn);//一个verilog模块总是以module开始,以endmodule结束,
   //nd02是模块名,a1,a2,zn是模块的3个输入输出信号
input a1,a2;  //告诉编译器a1,a2对此模块而言是输入,并且数据类型是"bit"
output zn;  //告诉编译器zn对此模块而言是输出,数据类型也是"bit"
nand http://202.112.14.174/face/001.gifHDL语言简明教程" TITLE="Verilog HDL语言简明教程" /> (zn,a1,a2); //我理解nand是运算符,我们不必深究verilog中的正式术语是什
么了吧
   //总之这种形式表示zn=~(a1 && a2);你一定已经想到类似的运算符还有
   //"not","and","or","nor","xor"了吧;
   //除了"not",括号里的信号数可以任意,例如or http://202.112.14.174/face/003.gifHDL语言简明教程" TITLE="Verilog HDL语言简明教程" /> (z,f,g,h)表示
   //z=f || g || h,并且延时是3个单位时间
   //#x 表示延时x个单位时间;
endmodule
* 加法器的verilog描述如下:
module ad03d1(A,B,CI,S,CO) ;
input [2:0] A,B;  //表示A,B是输入信号,并且是3位矢量,上界是2,下界是0
input CI;
output [2:0] S;
output CO;
assign {CO,S}=A+B+CI; //一对"{"和"}"表示链接,即将CO和S合并成4位矢量
endmodule
* 带异步清零端的D触发器的verilog描述如下:
module dfctnb (d,cp,cdn,q,qn);
input d,cp,cdn;
output q,qn;
reg q,qn;    //关键字"reg"表示q和qn是"register"类型的信号;verilog中有两种
      //类型的信号:"register"类型和"wire"类型.你可以简单地把
//register类型的信号想象为某个D触发器的输出,而wire类型的
      //的信号是组合逻辑的输出.二者的最大区别在于:
      //你可以对register类型的信号进行定时赋值(用wait语句
      //在特定时刻的赋值,详见下面always语句),而对于wire类型的
      //信号则不可.
always wait (cdn==0) //表示每当cdn=0时,将要对D触发器清零,"always"和"wait"嵌套
.
      //"wait"和"@"是verilog 的两个关键字,表示一旦有某事发生
      //则执行下面的语句块,"always"有点象C语言中的"if ... then..."
      //"wait"和"@"的区别:请参考本模块.wait 表示本语句块的进程停止,
      //直到"cdn=0"的条件出现才继续
      //我理解在verilog中,每个最外层语句
      //块都是一个独立的进程;
      //"@"(请看下个always语句)也表示本语句块的进程停止,
      //直到后面定义"posedge cp"(即出现cp的上升沿)的事件出现
      //才继续;
      //也许wait和@可以合二为一吧,但至少到目前verilog
      //中wait表示"条件",@表示"事件";
      //具体运用中,wait总是用于类似"wait(xxx=1)"之类的场合,
      //@总是用于类似"@(xxx)"或"@(posedge/negedge xxx)"之类的场合
      //整句话的意思是"每当cdn等于0时,则作以下事情"
begin     //begin...end结构的用法类似于pascal语言
      http://202.112.14.174/face/001.gifHDL语言简明教程" TITLE="Verilog HDL语言简明教程" /> q=0;
        http://202.112.14.174/face/001.gifHDL语言简明教程" TITLE="Verilog HDL语言简明教程" /> qn=1;
        wait (cdn==1);
end
always @ (posedge cp)//"@(posedge cp)"中有两个关键字:"@ (x)"表示"每当事件x发
生",
      //"posedge x"表示"x 的上升沿,"negedge x"表示"x 的下降沿"
      //整句话的意思是"每当cp 的上升沿,则作以下事情"
        if (cdn)  //如果cdn=1(意味着清零端无效)
        begin
                http://202.112.14.174/face/001.gifHDL语言简明教程" TITLE="Verilog HDL语言简明教程" /> q=d;
                http://202.112.14.174/face/001.gifHDL语言简明教程" TITLE="Verilog HDL语言简明教程" /> qn=~q;//"~"表示反相
        end
endmodule

* 计数器的verilog描述如下:
module count(in,set,cp,out) ;//此计数器,在cp的上升沿将输入赋给输出,在cp的上升
沿使输出加一
input [15:0] in;
input set,cp;
output [15:0] out;
reg [15:0] out;
always @ (posedge set)
http://202.112.14.174/face/001.gifHDL语言简明教程" TITLE="Verilog HDL语言简明教程" /> out = in;
always @(posedge cp)
http://202.112.14.174/face/001.gifHDL语言简明教程" TITLE="Verilog HDL语言简明教程" /> out = out+1;  //verilog容许一个信号同时出现在等号两端,只要它是reg类型的
endmodule
* latch的描述如下:
always @(clk or d)
    if (clk) q = d;
* 时序机的verilog描述如下:
always @(posedge CLK)  //D是下一个状态,Q是当前状态,e1,e2是输入,a,b是输出
Q=D;
always @(Q or othercase) begin //当Q变化或输入e1,e2变化时D要相应变化
D = Q; //note 1
a = 0;
b = 0;
......
case(Q)
  q1:begin
   q1 action;
   if(e1)D=d1;
   if(e2)D=d2;
   else D=d3;
   a = 1; //note 2
   end
  q2:begin
   b = 1;
   ......
   end
  default:begin
   a = 0;
   b = 0;
   ......
end
end
---annotations---
note 1:
  This is a custom expression,after reset,D should be equal to Q;
note 2:
  In this state machine,a is only equal to 1 at state q1,in
  other state,a is equal to 0;
* RAM的verilog描述如下:
module ram(din,ain,dout,aout,rd,wr);//这是一个双口RAM,分别有:
     //输入端:输入地址 ain;输入数据 din;上升沿有效的写信号 wr;
     //输出端:输出地址 aout;输出数据 dout;高电平有效的读信号 rd;
  inout [7:0] din;
  input [7:0] ain,aout;
  input rd,wr;
  output [7:0] dout;
  reg [7:0] memory [0:255];   //请注意这是存储阵列的描述方法,描述了一个共有2
56个字的存储阵列,
      //每个字是8位
  assign dout = rd ? memory[aout] : 8'bz; //"assign"关键字表示并行赋值语句的
开始
      //"?"运算符的作用和在C语言中一样
   //"8'bz"是一个常量,表示一个字节的高阻态,其中
      //8表示长度是8bit,"'"是固定分割符,"b"表示后面的数据是以比特形式给出的,
      //"z"表示高阻;
      //举例:4'ha表示长4bit的数"1010"
      //类似的还可举出5'b10111,6'o33等等
  always @(posedge wr)
memory[ain] = din;
endmodule
* 模块引用
假设在前面(可以是别的模块)定义了module ram(din,ain,dout,aout,rd,wr),则引用此
模块时只需写
ram myram(din_in_map,ain_in_map,dout_in_map,aout_in_map,rd_in_map,wr_in_map)
;
//其中"ram"是所引用的module名,"myram"是你起的instance名,
//"din_in_map"等等是图中的节点名,和器件(module)中的"din..."进行"虚实结合";
* 预编译
类似C语言,只需写
`include "<pathname:filename>",反上撇号"`"是verilog的预编译符,类似C中的"#".

D) verilog语法要点
* 基本原则
设计时应该把你的系统划分为计数器,触发器,时序机,组合逻辑等等可综合的单元,对此
不同的IC公司和EDA开发商可能根据自己的见解和经验提出不同的要求,并且对verilog程
序的细节进行自己的规定,但有一点是对的:即写硬件描述语言不象写C语言那样符合语法
就行.单单符合verilog语法的程序可能被拒绝综合,甚至被拒绝模拟;
* 最外层可以写什么?
这里所说的最外层是指module语句后的第一层,在这一层可以写这些可执行语句:
assign和nand等定义组合逻辑的语句,
always语句,
模块引用语句,
一些以"$"开头的系统定义语句.
特别注意不可以写if语句.if语句只能放在always内部.
不推荐写wait语句.
*可以在多个always语句中对一个信号赋值.