PostSimulation 由于异步电路的存在，经常出现X态，影响仿真结果。如何排除这部分电路的timingcheck？而用 notimingchecks或no_notifer 会使整个design的timing 的检查停止。有没有只是disable部分instance的 timing check呢？

1. 修改SDF文件。

     将相应寄存器单元的setup time 和 hold time都设置为0。这需要修改每份sdf文件，比较麻烦。特别当芯片处于不同工作模式时异步电路还不同，需要为每个工作模式修改出不同的sdf文件，更加麻烦。

2. VCS提供了很好的方法：

vcs +optconfigfile+ async .list

================ async .list  的内容＝＝＝＝＝＝＝＝＝＝

instance {tb_top.U_TOP.U_CORE.U_Async} {noTiming}；

=============================================

这个aysnc.list 可以从PT产生原始file(report false path),

tb_top.U_TOP.U_CORE.U_Async/D CK(rise) clk setup untested false_paths

之后用perl处理成

instance {tb_top.U_TOP.U_CORE.U_Async} {noTiming}

注意需要先检查下PT报的false_path是否正确。本来后仿就是来弥补PT对时序验证的不足，如果没有确认就直接在后仿中就使用，就失去了后仿的作用。