FPGA的分频程序网上一堆，最近有个需求需要倍频，决定研究下。

网上看了一堆的资料，实现倍频两种思路：

1.PLL(锁相环) 资料也是不少的

2.自己利用门延时来构建

先看看第一种：

http://s9/bmiddle/006puSeyzy7jUSyGwYga8&690
这种直接利用IP核产生的最大时钟为350Mhz，时钟不高，幸运的是，可以输出几路，想到之前编码器接口，利用编码器接口的编程思路，倍频到700Mhz，实验效果不好，原因有二：

1.PLL出来的时钟不是50%的脉宽

2.手里没有高频的逻辑分析仪以及示波器，没法验证。

3.IP核实现的相位移动是90*n（n=0,1,2,3），实现45°的相移就好了。

2.利用逻辑门的延时构建倍频电路

这里参考了

https://m.baidu.com/from=844b/bd_page_type=1/ssid=0/uid=0/pu=usm@0,sz@224_220,ta@iphone____/baiduid=AF77C53EFE206AEB2538D4E1B5E1C9A7/w=0_10_/t=iphone/l=3/tc?ref=www_iphone&lid=15775647204898414606&order=1&fm=alop&tj=www_normal_1_0_10_title&vit=osres&m=8&srd=1&cltj=cloud_title&asres=1&title=9.菜鸟初入FPGA之任意等分频和倍频-Augus-电子技术...&dict=32&wd=&eqid=daee5b8cc5daa000100000015add89e5&w_qd=IlPT2AEptyoA_yiT0CSAngDZRkUm&tcplug=1&sec=29263&di=1403a3ebac9f9b65&bdenc=1&nsrc=IlPT2AEptyoA_yixCFOxXnANedT62v3IJBaOMmBX_j35nEyybrrgHtkfEFXuRXyDEICb9n00sqcIwXSb07Yn7xR1&clk_info={"srcid":1599,"tplname":"www_normal","t":1524468203045,"xpath":"div-a-h3-em2"}&sfOpen=1

建立工程，开始综合前仿真，结果如下：

实验效果没啥问题，毕竟这枚考虑逻辑门的延时，试试综合后仿真：

x:代表给定了逻辑，但是逻辑飘忽不定，不知道是什么状态。因为之前仿真遇到过其他的一种未知态，那是因为未给初始态，不知怎么变化，

试试布局布线后仿真：

http://s12/bmiddle/006puSeyzy7jUUgS9tx1b&690

结果，没啥变化，一首凉凉！

回头又去看了看，参考连接的结果，如图：

人家跑的杠杆的，自己的就是跑不动，不明觉历，看看文件差异吧，因为仿真时利用软件自己建立的TestBench，会是这个差异问题，不管，先试试，直接用参考连接的仿真脚本文件。

截图为证，找差异，

http://s16/bmiddle/006puSeyzy7jUUUdX6n0f&690
实验效果图：

http://s16/bmiddle/006puSeyzy7jUV0AAiP5f&690

结果一样的，估计是仿真平台设置不一样吧，时序约束差异，倍频仿真是没验证到，后面上硬件吧

2018年4月23日  小草