加载中…FPGA仿真错误笔记（Modelsim 亲测）
(2016-08-12 09:33:05)| 分类： FPGA |
1.Instantiation
of failed.The design unit was not found
a.测试平台 调用的实例化语句 与设计程序文件的module名
不一致
b.使用了多个仿真测试文件，顺序不对。
2.# ** Error: (vsim-3170) Could not find
'F:\A3P030Project\UART_SmartDesign\simulation\presynth.testbench'.
# Error loading design
a.测试平台名错误
b.调用的测试平台不一致
3.# ** Error: (vsim-3053)
C:/Users/Administrator/Desktop/UART_SmartDesign/stimulus/testbench.v(21):
Illegal output or inout port connection for "port 'ledout'".
#
# ** Error: (vsim-3053)
C:/Users/Administrator/Desktop/UART_SmartDesign/stimulus/testbench.v(21):
Illegal output or inout port connection for "port
'baud_val'".
a.仿真时输出定义成了REG，改为WIRE类型就好。
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