在Verilog中除了在Testbench（仿真测试激励）中使用for循环语句外，在Testbench中for语句在生成激励信号等方面使用较普遍，但在RTL级编码中却很少使用for循环语句。主要原因就是for循环会被综合器展开为所有变量情况的执行语句，每个变量独立占用寄存器资源，每条执行语句并不能有效地复用硬件逻辑资源，造成巨大的资源浪费。简单的说就是：for语句循环几次，就是将相同的电路复制几次，因此循环次数越多，占用面积越大，综合就越慢。

     在RTL硬件描述中，遇到类似的算法，推荐的方法是先搞清楚设计的时序要求，做一个reg型计数器。在每个时钟沿累加，并在每个时钟沿判断计数器情况，做相应的处理，能复用的处理模块尽量复用，即使所有的操作不能复用，也采用case语句展开处理。

对于下面的for循环语句：  

1 for(i=0;i<<span style="box-sizing: border-box; outline: 0px; word-break: break-all; color: rgb(128, 0, 128);">16;i++)
2   DoSomething();

2. 可以采用如下代码实现： 

reg [3:0] counter;
always @(posedge clk)
  if(syn_rst)
    counter<=4'b0;
  else
    counter<=counter+1;
always @(posedge clk)
  begin
    case(counter)
        4'b0000:
        4'b0001:
        ......
    default:
    endcase
  end

1.      另外，有几个语法的细节需要注意一下。for(i=0;i<<span class="hljs-name" style="box-sizing: border-box; outline: 0px; color: rgb(224, 108, 117); word-break: break-all;">16;i=i+1)中的i既可以是reg型的变量也可以是integer类型的变量，但是当i是reg型的变量时，需要注意因为判断语句i<<span class="hljs-attr" style="box-sizing: border-box; outline: 0px; color: rgb(209, 154, 102); word-break: break-all;">16的缘故，i应定义为reg[4:0] i而不是reg[3:0] i 。由于verilog中没有自增运算符，文中提到的for语句不能写成for(i=0;i<<span class="hljs-attr" style="box-sizing: border-box; outline: 0px; color: rgb(209, 154, 102); word-break: break-all;">16; i++)的形式。
3. 下面简单的列举几个用for实现的程序代码：
4. 示例一：

http://img837.ph.126.net/C8n5BDIuS8bPhI2lQfzJFg==/776026510793208512.jpg

 仿真结果如下：

https://images0.cnblogs.com/blog2015/674315/201505/221114535571415.png

示例三：for不仅可以用在组合逻辑中，而且还可以用在时序逻辑中，用于在1个周期类完成整个for循环。

 1 module For_Counter(
 2 input wire clk,
 3 input wire rst_n,
 4 input wire [12:0] data,
 5 output wire [3:0] numout
 6 );
 7 integer i;
 8 reg[3:0] num;
 9  
10 always @(posedge clk)
11  begin
12  if(!rst_n)
13   num = 0;
14  else
15   begin
16   for(i=0;i<<span style="box-sizing: border-box; outline: 0px; word-break: break-all; color: rgb(128, 0, 128);">13;i=i+1)
17    if(data[i]) num = num + 1;
18   end
19  end
20  
21 assign numout = num;
22  
23 endmodule