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下面的代码可以产生VCD文件,并保存在了counter.vcd文件中:
module counter(res, clk, out);
input res, clk;
output[7:0] out;
reg[7:0] out;
always@(posedge clk)
if(res)
else
endmodule
module dump;
reg res, clk;
wire[7:0] out;
counter counter(res, clk, out);
initial
begin
end
always #5 clk<=!clk;
endmodule
若使用counter.vcd作为激励对counter进行仿真,方法如下:
在modelsim的命令行中,输入
vsim -vcdstim count