摘 要：目前，FPGA器件已经越来越广泛地应用在数字电路设计等领域，但毛刺问题成为影 响其可靠性和精确性的一个重要因素。本文介绍了毛刺产生的原因，以乘法器为例给出了几种具体的解决方法，并通过仿真说明，这几种方法能够有效地消除数字电路设计中出现的毛刺。

　　关键词：毛刺；竞争；FPGA

　　引言

　　随着半导体技术的飞速发展，FPGA（Field Programmable Gate Array）的计算能力、容量以及可靠性也有了很大的提高。它正以高度灵活的用户现场编程功能、灵活的反复改写功能、高可靠性等优点，成为数字电路设计、数字信号处理等领域的新宠。但和所有的数字电路一样，毛刺也是FPGA电路中的棘手问题。它的出现会影响电路工作的稳定性、可靠性，严重时会导致整个数字系统的误动作和逻辑紊乱。因此，如何有效正确的解决设计中出现的毛刺，就成为整个设计中的关键一环。

　　本文就FPGA设计中出现的毛刺问题，根据笔者自己的经验和体会，提出了几种简单可行的解决方法和思路，供同行供交流与参考。

　　FPGA电路中毛刺的产生

　　我们知道，信号在FPGA器件中通过逻辑单元连线时，一定存在延时。延

1.        数据准备。对于 CDN 的 Silicon Ensemble而言后端设计所需的数据主要有是Foundry厂提供的标准单元、宏单元和I/O Pad的库文件，它包括物理库、时序库及网表库，分别以.lef、.tlf和.v的形式给出。前端的芯片设计经过综合后生成的门级网表，具有时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF（Design Exchange Format）文件。(对synopsys 的Astro 而言， 经过综合后生成的门级网表，时序约束文件 SDC 是一样的,Pad的定义文件--tdf  ， .tf 文件 --technology file， Foundry厂提供的标准单元、宏单元和I/O Pad的库文件 就与FRAM, CELL view, LM view 形式给出(Milkway 参考库 and DB, LIB file)

2.        布局规划。主要是标准单元、I/O Pad和宏单元的布局。I/O Pad预先给出了位置，而宏单元则根据时序要求进行摆放，标准单元则是给出了一定的区域由工具自动摆放。布局规划后，芯片的大小，Core的面积，Row的形式、电源及地线的Ring和Strip都确定下来了。如果必要 在自动放置标准单元和宏单元之后， 你可以先做一次PNA(power network analysis

1.设计输入
1)设计的行为或结构描述。
2)典型文本输入工具有UltraEdit-32和Editplus.exe.。
3)典型图形化输入工具-Mentor的Renoir。
4)我认为UltraEdit-32最佳。
2.代码调试
1)对设计输入的文件做代码调试，语法检查。
2)典型工具为Debussy。
3.前仿真
1)功能仿真
2)验证逻辑模型(没有使用时间延迟)。
3)典型工具有Mentor公司的ModelSim、Synopsys公司的VCS和VSS、Aldec公司的Active、Cadense公司的NC。
4)我认为做功能仿真Synopsys公司的VCS和VSS速度最快，并且调试器最好用，Mentor公司的ModelSim对于读写文件速度最快，波形窗口比较好用。
4.综合
1)把设计翻译成原始的目标工艺
2)最优化
3)合适的面积要求和性能要求
4)典型工具有Mentor公司的LeonardoSpectrum、Synopsys公司的DC、Synplicity公司的Synplify。
5)推荐初学者使用Mentor公司的LeonardoSpectrum，由于它在只作简单约束综合后的速度和面积最优，如果你对综合工具比较了解，可以使用Synplicity公司的
Synplify。
5.布局和布线
1)映射设计到目标工艺里指定

Buffer:缓冲区，一个用于促初速度不同步的设备或者优先级不同的设备之间传输数据的区域，通过缓冲区，可以使进程之间的相互等待变少，从而是从速度慢的设备读入数据是，速度快的设备的操作进程不发生间断。

UDP；用户自定义基元；

 

三倍分频

方式一，行为描述：

module threediv(rst,clk,clkout,clkout1,clkout2);
input rst,clk;
output clkout,clkout1,clkout2;
reg clkout;
reg clk1o;
reg clkout1;
reg clk2o;
reg clkout2;
always@(posedge clk)
if(!rst)
clkout2<=0;
else
clkout2<=(~clk1o)^clkout2;

always@(posedge clk)
if(!rst)
clk1o<=0;
else
clk1o<=clkout2;

always@(negedge clk)
if(!rst)
clkout1<=0;
else
clkout1<=(~clk2o)^clkout1;

always@(negedge clk)
if(!rst)
clk2o<=0;
else
clk2o<=clkout1;

always@(clkout1 or clkout2 or rst)
if(!rst)
clkout=0;
else
clkout=clkout2|clkout1;
endmodule  



根据以上的逻辑，我用寄存器级

1.简称：Cache
pI }O|sQjerryer标准：Cache Memory
0\*U6_7SRP0bjerryer中文：高速缓存

高速缓存是随机存取内存(RAM)的一种，其存取速度要比一般RAM来得快。当中央处理器(CPU)处理数据时，它会先到高速缓存中寻找，如果数据因先前已经读取而暂存其中，就不需从内存中读取数据。由于CPU的运行速度通常比主存储器快，CPU若要连续存取内存的话，必须等待数个机器周期造成浪费。所以提供“高速缓存”的目的是适应CPU的读取速度。如Intel的Pentium处理器分别在片上集成了容量不同的指令高速缓存和数据高速缓存，通称为L1高速缓存(Memory)。L2高速缓存则通常是一颗独立的静态随机存取内存(SRAM)芯片。

2.简称：DDR 
5j7[9?^ uM8Ujerryer标准：Double Date Rate
+I3D;Y;ja6qCjerryer中文：双倍数据传输率

DDR系统时脉为100或133MHz，但是数据传输速率为系统时脉的两倍，即200或266MHz，系统使用3

     唉，实验室停电，一停就是半个月，结果到现在才来电了，都快气死了，半个月什么正事也没有干，从明天开始补回来，早知道还不如回家呢，真是的。