加载中…FinFET（鳍式场效晶体管）技术的简单介绍（2）:FinFET的制造工艺
(2012-05-08 08:59:46)
标签：
杂谈 |
分类： IC技术 |
原文见于
http://www.semiwiki.com/forum/content/1228-introduction-finfet-technology-part-ii.html
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图1到图3显示了硅基鳍状栅极（Fin）的主要制作步骤。不同于普通的光刻技术，鳍状栅极通过“侧墙图形转移”(SIT)技术实现，并同时由SIT决定栅的厚度。
![FinFET（鳍式场效晶体管）技术的简单介绍（2）:FinFET的制造工艺]( "FinFET（鳍式场效晶体管）技术的简单介绍（2）:FinFET的制造工艺")
Figure 1. Cross-section of sidewalls on sacrificial lines after CVD etch.
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Figure 2. Cross-section of silicon pedestals after RIE etch, using Sidewall Image Transfer.
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Figure 3. Cross-section of silicon fins after oxide deposition and etch-back, and gate deposition.
对于SIT技术，还有下面几个方面的特性需要注意：
另外一个额外的工艺步骤是：为了确保在器件处于断路的情况下，源漏之间能够隔离，需要对栅极底下的衬底进行适当的掺杂。
最终形成的鳍状栅极的均匀性和对尺寸的精确控制（尤其是对栅的厚度和栅极顶部拐角的形貌控制）在制作工艺中是非常重要的，栅极底部拐角的形貌控制倒是相对次要一点。从栅极的底部到顶部，对栅厚度的精确控制要求越来越高，要求误差也越来越小。基本上，栅极的底层厚度更多的取决于回刻蚀的均匀性，我们的制作目标是尽量减少底下介质的残余。
对于平面晶体管技术而言，栅极图形的形成是用常规的光刻方法形成的，栅极长度是整个器件的关键尺寸，并以此参数作为半导体工艺节点的度量，（比如，我们所称的20nm工艺就是这么定义的）。
另外一个FinFET工艺的关键步骤是源流两极的产生。如我们在上一篇文章中提到的，栅极层材料相当于是未掺杂的，虽然这有很多好处，但是未掺杂的鳍也会有相当大的电阻，这会抵消了FinFET架构所能带来的好处。
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Figure 4. Cross section of source/drain region, after epitaxial growth. Original fin is in blue -- note the faceted growth volume. The current density in the S/D past the device channel to the silicide top is very non-uniform. From Kawasaki, et al, IEDM 2009, p. 289-292.
在外延生长过程中根据器件类型的不同（nFET或者pFET）进行适当的掺杂将会有助于减小源漏的电阻。更进一步的，我们对源漏接触进行硅化处理（silicide），使之在源漏和互连指尖形成硅化物，可以进一步降低电阻。而对于pFET，由于沟道在导通情况下的载流子是空穴，如果在沟道中参杂较小浓度的锗材料（不需要很多，较低浓度的参杂即可），也可以显著增大空穴载流子的迁移率，从而提高驱动电流。
FinFET可以通过先栅极后金属的金属栅工艺，或者先金属后栅极的金属栅工艺制作出来。（译者注：先金属后栅极指的是先形成金属层，再形成栅极的图形；先栅极后金属指的是先形成栅极图形再沉积金属。IBM工艺采用先金属后栅极工艺，而intel采用先栅极后金属工艺，目前先栅极后金属工艺是主流方向）。在后栅极工艺中，需要在一开始形成一个冗余的多晶硅栅极图形，用以形成源漏两极，在随后这个栅极被去除，用一个金属栅取代之。
FinFET同时需要不同的工艺处理，以便用可靠耐操的低k值的介质材料填充在栅极和源漏之间的这种三维平行鳍状栅网格，
在上一篇FinFET系列文章中，我们对FinFET进行了初步的总体介绍，这一篇文章中，我们将主要讲述FinFET的制造工艺。
图1到图3显示了硅基鳍状栅极（Fin）的主要制作步骤。不同于普通的光刻技术，鳍状栅极通过“侧墙图形转移”(SIT)技术实现，并同时由SIT决定栅的厚度。
首先我们在衬底材料上面沉积一层叫做“牺牲层”的介质材料，并用普通光刻的方法刻出图形。之后，我们在牺牲层图形上用低压化学气相沉积（LPCVD）的方法均匀覆盖一层介质材料（译者注：LPCVD可以实现各向同性的对表面图形的均匀覆盖，而PVD溅射等方法可以实现各向异性的沉积）以形成图形的侧墙（side
wall）。然后，用各向异性的垂直刻蚀方法（译者注：反应离子刻蚀
RIE？）进行刻蚀处理。由于侧墙具有较高的高度而垂直于图形正对刻蚀方向的介质层厚度较薄，因此顶部和底部的介质被去除而侧墙将会保留下来。（译者注：在该次刻蚀当中，牺牲层和硅衬底充当了刻蚀终止层）。
继续反应离子刻蚀，刻蚀掉牺牲层（SIT），同时也对硅衬底进行了刻蚀（图2），受到侧墙介质材料保护的硅衬底部分由于旁边的物质被刻蚀掉而形成了很像一条条基座样子的图形（鳍状栅极）。
在栅极图形出来之后，用低k介质填充栅极之间的空隙，并在沉积之后进行回刻蚀，使得填充的介质高度均匀化，也使栅极被显露出来。（图3）
Figure 1. Cross-section of sidewalls on sacrificial lines after CVD etch.
Figure 2. Cross-section of silicon pedestals after RIE etch, using Sidewall Image Transfer.
Figure 3. Cross-section of silicon fins after oxide deposition and etch-back, and gate deposition.
用LPCVD的方法在多晶硅图形沉积介质以形成侧墙，是现代半导体工艺中很普遍的一种方法。在平面晶体管工艺中，它被广泛用于隔离源漏两极的注入隔离。FinFET的制造过程中也充分利用了这种技术，用它来实现图形的转移并刻蚀出栅极。
注意到SIT的步骤中除了牺牲层本身图形的光刻之外，并不需要额外的光刻，因此，我们可以这种方法得到得到厚度远远小于同等制程工艺条件下的光刻最小尺寸的栅极。
（译者注：可以通过LPCVD的温度、气压、时间等各种因素实现对沉积厚度的精确控制）同时栅极的厚度也是可以精确控制的，这会大大降低工艺上的偏差。然后，另外一个方面，我们也会引入了不同的的鳍状栅极之间高度的一个偏差，这是由于回刻蚀比例不同（译者注：也就是回刻蚀掉的厚度与之前沉积的厚度的比值）引起的。对于SOIFinFET器件而言，鳍状栅极的高度由沟道硅层的厚度决定，绝缘层将是刻蚀的一个天然的刻蚀终止层，不会额外引入鳍状栅极高度的差异。
对于SIT技术，还有下面几个方面的特性需要注意：
首先，产生的鳍状栅是成对出现的，因为我们会同时在牺牲层图形的左右同时产生侧墙。为了增大驱动电流而增加一个并列的鳍状栅也就是意味着至少要增加一对鳍状栅极，
delta_w=(2*(2*h_fin+t_fin))
若把一个栅极断开，我们就需要一步额外光刻用于刻蚀硅。在以下两种情况下，我们确实有可能要这么做：第一，为了断开很长的栅极以形成多个较短的栅极；第二，为了制作出一个与其他的栅极互相隔离的栅极，可以通过去除一个和他相邻的那个栅极来实现。这种断开栅极实现隔离的技术可以被用在需要高器件密度的电路或者需要很多不同尺寸的器件的电路当中，比如SRAM的比特单元。相比如断开一个栅极的工艺，隔离栅极的工艺步骤会涉及到不同的设计原则（design
rule）和额外的光刻步骤，成本也更高。
另外一个额外的工艺步骤是：为了确保在器件处于断路的情况下，源漏之间能够隔离，需要对栅极底下的衬底进行适当的掺杂。
填充于栅极之间空间的介质材料在反刻蚀之后将作为有源区的隔离氧化层，（图3所示）由于这一部分隔离介质的存在，栅极材料能够很好地与衬底隔离开来，同时也可以降低栅极到衬底之间的寄生电容（Cgx）（译者注：Cgx=epsilon/tox,
隔离介质层越厚，电容越小）。
最终形成的鳍状栅极的均匀性和对尺寸的精确控制（尤其是对栅的厚度和栅极顶部拐角的形貌控制）在制作工艺中是非常重要的，栅极底部拐角的形貌控制倒是相对次要一点。从栅极的底部到顶部，对栅厚度的精确控制要求越来越高，要求误差也越来越小。基本上，栅极的底层厚度更多的取决于回刻蚀的均匀性，我们的制作目标是尽量减少底下介质的残余。
栅极的厚度（t_fin）对FinFET模型有非常重要的影响。顶部拐角的形貌对器件的特性也会有很重要的影响，因为从栅极出发或者终止的电力线将会集中于顶部的拐角区域（还记得尖端放电么？译者注）。
对于平面晶体管技术而言，栅极图形的形成是用常规的光刻方法形成的，栅极长度是整个器件的关键尺寸，并以此参数作为半导体工艺节点的度量，（比如，我们所称的20nm工艺就是这么定义的）。
另外一个FinFET工艺的关键步骤是源流两极的产生。如我们在上一篇文章中提到的，栅极层材料相当于是未掺杂的，虽然这有很多好处，但是未掺杂的鳍也会有相当大的电阻，这会抵消了FinFET架构所能带来的好处。
为了降低源流两端的寄生电阻（Rs和Rd），我们往往在侧墙以外再沉淀一层绝缘材料以形成隔离层（spacer）。为了增大源流两极的的体积，我们在源漏两端进行硅基外延生长（SEG）处理。外露的源流区域作为外延生长的种子层，用侧墙pacer实现对栅极的隔离。
图4显示该种外延生长的源漏的剖面图。
Figure 4. Cross section of source/drain region, after epitaxial growth. Original fin is in blue -- note the faceted growth volume. The current density in the S/D past the device channel to the silicide top is very non-uniform. From Kawasaki, et al, IEDM 2009, p. 289-292.
在外延生长过程中根据器件类型的不同（nFET或者pFET）进行适当的掺杂将会有助于减小源漏的电阻。更进一步的，我们对源漏接触进行硅化处理（silicide），使之在源漏和互连指尖形成硅化物，可以进一步降低电阻。而对于pFET，由于沟道在导通情况下的载流子是空穴，如果在沟道中参杂较小浓度的锗材料（不需要很多，较低浓度的参杂即可），也可以显著增大空穴载流子的迁移率，从而提高驱动电流。
对源漏两极进行外延处理以降低电阻的方法也被平面晶体管技术所采用。但是对于FinFET来说，由于器件本身的不同，会带来一些特殊的特性。
从源漏暴露的硅面开始外延生长出来的多晶硅会形成一个有很多个小面的形状，也会从源漏开始向各个方向生长开来。取决于外延生长速度和隔离条件，这些生长出来的外延硅有可能跨过隔离材料连接在一起，形成一片连续的导通区域。因此表面的形貌，尤其是在用金属覆盖并退火生成硅化物之后的形貌，是非常复杂的，而通过表面流过的电流大小，也是很难精确控制的。
FinFET可以通过先栅极后金属的金属栅工艺，或者先金属后栅极的金属栅工艺制作出来。（译者注：先金属后栅极指的是先形成金属层，再形成栅极的图形；先栅极后金属指的是先形成栅极图形再沉积金属。IBM工艺采用先金属后栅极工艺，而intel采用先栅极后金属工艺，目前先栅极后金属工艺是主流方向）。在后栅极工艺中，需要在一开始形成一个冗余的多晶硅栅极图形，用以形成源漏两极，在随后这个栅极被去除，用一个金属栅取代之。
FinFET同时需要不同的工艺处理，以便用可靠耐操的低k值的介质材料填充在栅极和源漏之间的这种三维平行鳍状栅网格，
当然，很多FinFET的工艺与平面晶体管的工艺是互相兼容的，比如用于源漏接触的金属硅化物工艺最近也已经被应用到了20nm节点工艺的平面晶体管工艺的制造当中了。
本文到此结束，在接下来的文章中，我们会讨论FinFET器件模型的一些特性。
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