该功能和Emacs的自动例化非常类似。如果子模块的RTL文件不在当前目录下，需要一个列表文件来提供文件所在路径，列表文件的名字即为当前模块的文件名，扩展名为vc。

例如：

inst0 u0(/ * autoinst * /);
inst1 u1(/ * autoinst * /);

点击Verilog->AutoInst之后，

inst0 u0(/ * autoinst * /
        //Inputs
        .clk        (clk),
        .rst_n      (rst_n),
        .din_valid  (din_valid),
        .din        (din[7:0]),
        //Outputs
        .dout_valid (dout_valid),
        .dout       (dout[7:0]));
inst1 u1(/ * autoinst * /
        //Inputs
        .clk   (clk),
        .rst_n (rst_n),
        .addr  (addr[31:0]),
        .wdata (wdata[WIDTH-1:0]),
        //Outputs
        .rdata (rdata[WIDTH-1:0]));

小提示：模块端口的命名尽量遵循以下命名规则；

主模块缩写_从模块缩写_信号缩写

该信号为主模块的输出从模块的输入。这样，两个模块的输入输出信号就自动连起来了。