1.锁相环（PLL: Phase-locked loops）是一种利用反馈（Feedback）控制实现频率和相位同步的技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”（Phase-locked）。参考时钟也可以看做通信接收端的输入信号。

2.应用：主要有无线通信、数字电视、广播等。具体的应用范围包括但不限于：

• 无线通信系统收发模块 (Transceiver)
• 数据及时钟恢复电路 (Clock and Data Recovery - CDR)
• 频率综合电路 (Frequency synthesizer)
• 跳频通信 (Frequency-hopping spread spectrum - FHSS)
• 数字电视接收机

3.组成

    一个锁相环电路通常由以下模块构成：

    鉴频鉴相器(PFD)(或鉴相器:PD)、低通滤波器(LPF)、压控振荡器(VCO)、反馈回路(通常由一个分频器(Frequency divider)来实现)。

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4.性能指标

对于锁相环来说，最关键的性能是在于相位噪声(Phase noise)和动态性能（Dynamics）。

• 锁相环的相位噪声对通信系统的整体性能影响甚大，因此设计中对相位噪声的要求有具体而严格的指标要求。
• 锁相环的动态性能决定了它能够同步参考源的速度和精度，以及在多大范围内能够跟踪参考源。
• 锁相环的动态性能包括：锁定时间(Lock time)，捕获范围(Capture range)，锁定范围(Hold range)等。

另外，锁相环的稳定性指标包括：环路带宽(Loop bandwidth)，相位裕度(Phase marge)等。