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半导体刻蚀机

(2011-03-26 18:15:21)
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技术分析

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分类: 引述经济产业评论

前言:光刻技术作为半导体工业的“领头羊”,在半个世纪的进化历程中为整个产业的发展提供了最为有力的技术支撑。历经50年,集成电路已经从上世纪60年代的每个芯片上仅几十个器件发展到现在的每个芯片上可包含约10亿个器件。在摩尔定律的指引下,半导体技术的集成度每3年提高4倍。

半导体光刻的工艺高低,决定了在单位圆晶片上能够集成晶体管的数目。我们通常所说的90纳米45纳米是指在圆晶片上能够刻蚀的晶体管的最短沟道。沟道越短则芯片的速度越快,时钟的上升沿就越短,进而提高集成芯片的系统时钟。

 原文地址:http://price.zol.com.cn/178/1784459.html


    ● 光刻技术在半导体产业中的重要地位

 

    人类社会对于“刻”、“做标记”并不陌生。作为文明的标志,远古的人们在洞穴中刻出了生命的图腾。作为现代科学的象征,今天的人们在半导体晶片上刻出电路的结构。远古的人们用的是木头,石头,今天人们更加聪明,需要刻在更加微小的尺度上,人们用的是电和光。同样是一个刻,刻在半导体上就成了电路。



    当然实际上没有理论分析地这么简单。光刻只是在半导体上刻出晶体管器件的结构,以及晶体管之间连接的通路。要真正地实现电路,则还需要搀杂,沉积,封装等系列芯片工艺手段。但光刻是第一步,整个芯片工艺所能达到的最小尺寸是由光刻工艺决定的。

 

    自从1947年第一个晶体管发明以来,科学技术一直在迅猛发展,为更高级、更强大、成本效益和能效更高的产品发明铺平了道路。尽管进步巨大,但是晶体管发热和电流泄露问题始终是制造更小的晶体管、让摩尔定律持久发挥效力的关键障碍。毫无疑问,过去40年一直用来制造晶体管的某些材料需要进行替代。


世界上第一个晶体管

    从第一个晶体管问世算起,半导体技术的发展已有多半个世纪了,现在它仍保持着强劲的发展态势,继续遵循Moore定律即芯片集成度18个月翻一番,每三年器件尺寸缩小0.7倍的速度发展。大尺寸、细线宽、高精度、高效率、低成本的IC生产,正在对半导体设备带来前所未有的挑战。

 

    集成电路在制造过程中经历了材料制备、掩膜、光刻、清洗、刻蚀、渗杂、化学机械抛光等多个工序,其中尤以光刻工艺最为关键,决定着制造工艺的先进程度。随着集成电路由微米级向钠米级发展,光刻采用的光波波长也从近紫外(NUV)区间的436nm365nm波长进入到深紫外(DUV)区间的248nm193nm波长。目前大部分芯片制造工艺采用了248nm193nm光刻技术。目前对于13.5nm波长的EUV极端远紫外光刻技术研究也在提速前进。


1997
年,IBM公司开发出芯片铜互联技术

    随着芯片集成度的提高,对光刻技术提出了越来越高的要求。在上世纪80年代,普遍认为光学光刻技术所能达到的极限分辨率为0.5,但是随着一些新技术的应用和发展,包括光源、成像透镜、光致抗蚀剂、分步扫描技术以及光刻分辨率增强技术(RET)的发展,使其光刻极限已推进到目前的0.1 以下。尽管有人对光学光刻的潜力充满怀疑,但其仍以顽强的生命力,不断突破所谓的极限分辨率,是目前所采用的主流光刻技术。


Intel
提供的一整块300mm晶圆与一个65nm工艺制造晶体管

    光刻技术是集成电路的关键技术之一,它在整个产品制造中是重要的经济影响因子,光刻成本占据了整个制造成本的35%。光刻也是决定了集成电路按照摩尔定律发展的一个重要原因,如果没有光刻技术的进步,集成电路就不可能从微米进入深亚微米再进入纳米时代。

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    ● 半导体芯片生产工序简析

    要了解芯片的生产工艺,我们需要先知道芯片是怎么被制造出来的。让我们分几个步骤学习芯片的生产过程。

    1、硅提纯

    生产芯片等芯片的材料是半导体,现阶段主要的材料是硅Si,这是一种非金属元素,从化学的角度来看,由于它处于元素周期表中金属元素区与非金属元素区的交界处,所以具有半导体的性质,适合于制造各种微小的晶体管,是目前最适宜于制造现代大规模集成电路的材料之一。

    在硅提纯的过程中,原材料硅将被熔化,并放进一个巨大的石英熔炉。这时向熔炉里放入一颗晶种,以便硅晶体围着这颗晶种生长,直到形成一个几近完美的单晶硅。以往的硅锭的直径大都是200毫米,而芯片厂商正在增加300毫米晶圆的生产。



单晶硅硅锭

    2、切割晶圆

    硅锭造出来了,并被整型成一个完美的圆柱体,接下来将被切割成片状,称为晶圆。晶圆才被真正用于芯片的制造。所谓的“切割晶圆”也就是用机器从单晶硅棒上切割下一片事先确定规格的硅晶片,并将其划分成多个细小的区域,每个区域都将成为一个芯片的内核(Die)。一般来说,晶圆切得越薄,相同量的硅材料能够制造的芯片成品就越多。


ORION 单晶圆清洗系统

    3、影印(Photolithography)

    在经过热处理得到的硅氧化物层上面涂敷一种光阻(Photoresist)物质,紫外线通过印制着芯片复杂电路结构图样的模板照射硅基片,被紫外线照射的地方光阻物质溶解。而为了避免让不需要被曝光的区域也受到光的干扰,必须制作遮罩来遮蔽这些区域。这是个相当复杂的过程,每一个遮罩的复杂程度得用几十个GB数据来描述。

    4、蚀刻(Etching)

    这是芯片生产过程中重要操作,也是芯片工业中的重头技术。蚀刻技术把对光的应用推向了极限。蚀刻使用的是波长很短的紫外光并配合很大的镜头。短波长的光将透过这些石英遮罩的孔照在光敏抗蚀膜上,使之曝光。接下来停止光照并移除遮罩,使用特定的化学溶液清洗掉被曝光的光敏抗蚀膜,以及在下面紧贴着抗蚀膜的一层硅。


AMD GlobalFoundries德国德累斯顿工厂光刻区域(驱动之家图片)

    然后,曝光的硅将被原子轰击,使得暴露的硅基片局部掺杂,从而改变这些区域的导电状态,以制造出N井或P井,结合上面制造的基片,芯片的门电路就完成了。

    5、重复、分层

    为加工新的一层电路,再次生长硅氧化物,然后沉积一层多晶硅,涂敷光阻物质,重复影印、蚀刻过程,得到含多晶硅和硅氧化物的沟槽结构。重复多遍,形成一个3D的结构,这才是最终的芯片的核心。每几层中间都要填上金属作为导体。层数决定于设计时芯片的晶体管布局和晶体管规模,以及通过的电流大小。

    6、封装

    这时的芯片是一块块晶圆,它还不能直接被用户使用,必须将它封入一个陶瓷的或塑料的封壳中,这样它就可以很容易地装在一块电路板上了。封装结构各有不同,但越高级的芯片封装也越复杂,新的封装往往能带来芯片电气性能和稳定性的提升,并能间接地为主频的提升提供坚实可靠的基础。

    7、多次测试

    测试是一个芯片制造的重要环节,也是一块芯片出厂前必要的考验。这一步将测试晶圆的电气性能,以检查是否出了什么差错,以及这些差错出现在哪个步骤(如果可能的话)。接下来,晶圆上的每个芯片核心都将被分开测试。


芯片在通过一次次测试

    由于SRAM(静态随机存储器,芯片中缓存的基本组成)结构复杂、密度高,所以缓存是芯片中容易出问题的部分,对缓存的测试也是芯片测试中的重要部分。

    每块芯片将被进行完全测试,以检验其全部功能。某些芯片能够在较高的频率下运行,所以被标上了较高的频率;而有些芯片因为种种原因运行频率较低,所以被标上了较低的频率。最后,个别芯片可能存在某些功能上的缺陷,如果问题出在缓存上,制造商仍然可以屏蔽掉它的部分缓存,这意味着这块芯片依然能够出售,只是它可能是Celeron等低端产品。

    当芯片被放进包装盒之前,一般还要进行最后一次测试,以确保之前的工作准确无误。根据前面确定的最高运行频率和缓存的不同,它们被放进不同的包装,销往世界各地。

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    ● 光刻技术的组成与关键点

    光刻的基本原理是利用光致抗蚀剂(或称光刻胶)感光后因光化学反应而形成耐蚀性的特点,将掩模板上的图形刻制到被加工表面上。

    光刻半导体芯片二氧化硅的主要步骤是:

    1、涂布光致抗蚀剂;
    2、套准掩模板并曝光;
    3、用显影液溶解未感光的光致抗蚀剂层;
    4、用腐蚀液溶解掉无光致抗蚀剂保护的二氧化硅层;
    5、去除已感光的光致抗蚀剂层。



光刻技术的原理

    光刻技术的不断发展从三个方面为集成电路技术的进步提供了保证:其一是大面积均匀曝光,在同一块硅片上同时做出大量器件和芯片,保证了批量化的生产水平;其二是图形线宽不断缩小,使用权集成度不断提高,生产成本持续下降;其三,由于线宽的缩小,器件的运行速度越来越快,使用权集成电路的性能不断提高。随着集成度的提高,光刻技术所面临的困难也越来越多。

光刻技术面临的困难与挑战

≥32纳米

内容概要

光学掩膜版图形分辨率加强技术的研发和后光学成像技术掩膜版的制造

控制图形的对准,线宽和缺陷,使用亚分辨率辅助图形技术;掌握曝光过程中缺陷的产生;制订193nm工艺平台上实现小于45纳米半间距线宽工艺图形所需掩膜版的放大倍率,并研发基于小像场使用的补偿模式;制造用于后光学成像技术的1倍五缺陷膜版

成本控制和投资回报

控制设备、工艺的投入产出比,制造成本可接受且适用的光学掩膜版和用于后光学成像技术的掩膜版;合理调配资源,杜绝浪费,研发450mm硅片生产设备

工艺控制

控制栅电极的线宽变化<4nm,研发新的图形对准技术<11nm;控制线宽边缘粗糙度表现;控制测量引入线宽变化和缺陷<50nm;采用更精确的光刻胶模型,采用更精确的OPC模型,并基于光学极化效应确认其表现;控制并校正光刻设备的光散射,尤其针对极紫外线光刻设备;采用利于光刻工艺的设计和成产要求优化的设计方案

沉浸式光刻技术

控制沉浸式光刻技术生产中产生的缺陷、研发、优化光刻胶的组成,使之具备和液体以及顶部疏水层良好的兼容性,研发折射率>1.8的光刻胶;折射率>1.65的浸没液体以及折射率>1.65的光学镜头材料

极紫外线光刻技术

制造低缺陷密度的掩膜基板;研发功率>115瓦的光源系统以及长寿命低损耗的光学部件;研发线宽边缘粗糙度<3nm,感光灵敏度<10ml/cm2 ;分辨率<40纳米半间距线宽工艺图形的光刻胶;制造<0.01nm均方根误差和小于10%本征光散射的光学部件;控制光学部件的污染,研究不使用有机保护薄膜的掩膜版保护;研究与光学成像工艺生产设备的兼容性

    ●光刻系统的组成:

    光刻机是一种曝光工具,这是光刻工程的核心部分,其造价昂贵,号称世界上最精密的仪器,目前世界是已有7000万美金的光刻机。光刻机堪称现代光学工业之花,其制造难度之大,到现在全世界也不过两三家公司能够制造而已。

    掩膜版

    光刻胶(常伴随着光刻机的发展而前进,在一定程度上其也制约着光刻工艺的发展)


ASML-XT1950i-EUV光刻机

    光刻技术主要指标:

    分辨率W(resolution)-> 光刻系统所能分辨和加工的最小线条尺寸
    焦深(DOF-Depth Of Focus)-> 投影光学系统可清晰成像的尺度范围
    关键尺寸(CD-Critical Dimension)控制
    对准和套刻精度(Alignment and Overlay)
    产率(Throughout)
    价格

    其中,W是决定光刻系统最重要的指标,也是决定芯片最小特征尺寸的原因。
其由瑞利定律决定:R= k1r/NA,其中r是光刻波的波长。

    提高光刻分辨率的途径:

    减小波长r,其中,光刻加工极限值:r/2 ,即半波长的分辨率
    增加数值孔径
    优化系统设计(分辨率增强技术)
    减小k1

    主流光刻技术:
    248nm DUV技术   (KrF准分子激光)-> 0.10um 特征尺寸
    193nm DUV技术   (ArF准分子激光)-> 90nm特征尺寸
    193nm 沉浸式技术(ArF准分子激光)-> 65nm特征尺寸


半导体工艺的不断进步由光刻工艺决定

    新一代的替代光刻技术:
    157nm F2
    EUV光刻紫外线光刻
    电子束投影光刻
    X射线光刻 
    离子束光刻
    纳米印制光刻

    光学透镜
    透射式透镜(248nm、193nm)
    反射式透镜(157nm)

    掩膜版
    由透光的衬底材料(石英玻璃)和不透光金属吸收层材料(主要是金属Cr)组成。
    通常要在表面淀积一层抗深紫外光损伤的增光型保护涂层


尼康最近推出的新款193nm沉浸式光刻机

    分辨率增强技术(RET):
    Step-Scan 技术
    偏轴照明(OAI)
    邻近效应校正(OPC)
    移相掩膜(PSM)
    具有化学增强放大功能的快速感光光刻胶
    光刻胶修剪(Resist Trimming)
    抗反射功能和表面感光后的多层光刻胶

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    ● 光波的特性与蚀刻

    在了解几种目前活跃的光刻技术之前,我们先来了解光波的特性。光波有多种频率。频率是指任意时间间隔内(通常为一秒钟)通过空间中某一点的波数。它的计量单位是周(波)/秒,或赫兹(Hz)。可见光的频率称为颜色,范围是430万亿Hz(红色)到750万亿Hz(紫罗兰色)。当然,频率的总范围超出可见光谱之外,从不足十亿Hz的无线电波到超过30亿Hz的伽马射线。



光波的频率与能量

    如上文所述,光波是能量波。光波的能量大小与其频率成一定比例:高频光的能量较高,低频光的能量较低。因此,伽马射线的能量最高,无线电波的能量最低。在可见光中,紫光能量最大,而红光能量最小。


EUV极端远紫外光所处的位置

    上图中,我们可以明确看到EUV极端远紫外光在光谱中的位置,这是一种波长极短的光刻技术,其曝光波长大约为13.5nm。按照目前理论上认为的波长与蚀刻精度关系,EUV技术能够蚀刻出5nm以下工艺的晶体管。

    随着集成电路产品技术需求的提升,光刻技术也不断地提高分辨率,以制作更微细的器件尺寸。全球光刻技术的进程。传统上提高光刻技术的分辨率无非是缩短曝光波长及增大镜头的数值孔径NA,通常缩短波长是最有效的方法之一。

    但是目前在缩短波长方面,各家光刻设备商都遇到的困境,或者说缩短波长已经成为整个行业最大的挑战。在各种活跃的光刻技术中,EUV技术拥有最短的曝光波长,但是目前推进非常艰难,而193nm传统光学光刻技术虽然老迈,但是加入了沉浸式技术配合之后,已经能够延伸到22nm左右工艺中。

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    ● 最为活跃的193nm浸入式光刻技术简介

    直至2002年底浸入式技术迅速成为光刻技术中的新宠,而此前业界并没有认为浸入式技术有如此大的功效。因为此种技术的原理清晰及配合现有的光刻技术变动不大,获得了人们的极大赞赏。



传统干式光刻技术

    在传统的光刻技术中,其镜头与光刻胶之间的介质是空气,而所谓浸入式技术是将空气介质换成液体。实际上,浸入式技术利用光通过液体介质后光源波长缩短来提高分辨率,其缩短的倍率即为液体介质的折射率。例如,在193nm光刻机中,在光源与硅片(光刻胶)之间加入水作为介质,而水的折射率约为1.4,则波长可缩短为193/1.4=132nm。


浸入式光刻技术原理

    如果放的液体不是水,或者是其它液体,但折射率比1.4高时,那实际分辨率可以非常方便地再次提高,这也是浸入式光刻技术能很快普及的原因。

    浸入式技术目前采用的是两次去离子的蒸馏水,碰到主要的问题如下:

    在浸入式光刻机系统中,由于多种原因都可能产生气泡,如减压、气泡表面的空气渗透、硅片表面的空气吸入或者与光刻胶表面的作用等。曾经作了气泡从形成到破裂的寿命试验,实验发现(包括理论的估计)微细气泡的寿命正比于它的直径,许多微细气泡在破裂之前实际己经分解。

    193nm浸入式光刻技术是所有活跃的光刻技术中最为长寿最富有竞争力的,从这项技术一经提出,就获得了全球半导体厂商的一致认可。因为它的构成方法可行并且投入小,除了节省设备制造商以及制程采用者大量研发及导入成本之外,它还击败开发过程问题重重的157nm光源的干式光刻技术。

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    ● 生不逢时的157nm干式光刻技术

    157nm光刻,传统上被称为光学方法的极限,其光源采用氟气准分子激光,发出波长157nm附近的真空紫外光。总的来说,目前氟气准分子激光器功率己可达20W,157nm光刻尚处在研发之中。

    继深紫外光(193nm)光刻技术之后,真空紫外光刻技术快速发展,最初的应用目标是65 纳米技术节点。其光源采用氟气准分子激光,激发出波长157nm附近的真空紫外光,目前氟气准分子激光器已经商品化,商业上已生产出20 瓦功率的157 纳米激光器。

    波长短到157nm时,大多数的光学镜片材质在短波长下都是高吸收状态,会将激光的能量吸收,受热膨胀的影响而造成球面像差。而氟化钙为低吸收材质,便成为157nm光刻技术中光学镜片的主要材质。近年来氟化钙镜片的研磨技术愈来愈成熟,镜片的表面粗糙度已经可以小于0.2nm,其吸收系数可至0.001cm-1。



ITRS 2005路线图实际上已经把157nm光刻技术抛弃

    目前157nm光刻的主要困难如下:

    当波长短到157nm时,大多数的光学镜头材料都是高吸收态,易将激光的能量吸收,受热膨胀后而造成球面像差。目前只有氟化钙为低吸收材料,可供157nm使用。目前二氟化钙镜头结构在双折射等技术问题方面尚无法解决,加之产量需求少,而投入非常大。造成成本昂贵。

    有机材料的软Pellicle不可能承受157nm的辐射(因辐射吸收热量太大),而无机材料的硬Pellicles必须用熔融的石英材料经特殊的加工制成,加工成非常薄的材料非常困难,800μm的厚度就可能因为重力而下垂。

    2003年对于全球半导体工业是个值得回忆的年份,5月份Intel公司突然宣布放弃157nm技术,将继续使用193nm浸入式光刻技术进行65nm及45nm的制程,并继续拓展193nm浸入式光刻技术,使之能够适应更深层次的工艺需求,同时计划采用极短紫外光(EUV)来制作22nm以下的制程。

    Intel的此举尤如重量级炸弹一样,因为实则上将157nm技术跳了过去。众所周知,Intel是全球光刻设备最大的买主,Intel的任何动作,将在全球半导体业界引起极大的反响。而不采购157nm光刻相关设备,则意味着Intel放弃了这个被称为传统意义上光学极限的光刻技术。

    尽管Intel宣布决定放弃157nm光刻,但是业界在157nm光刻技术的进程并没有因此停顿,至少在32nm光刻技术的选择方法中是一个重要的筹码,因为157nm也能附加浸入式技术而提高分辨率。

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   ● 前景光明的EUV极端远紫外光刻技术

    随着光刻技术的进步,在157nm之后人们称之为下一代光刻技术(NGL)。其中EUV是最有前途的方法之一,也是今天我们讨论的主角。EUV技术最明显的特点是曝光波长一下子降到13.5nm,在如此短波长的光源下,几乎所有物质都有很强的吸收性,所以不能使用传统的穿透式光学系统,而要改用反射式的光学系统,但是反射式光学系统难以设计成大的NA,造成分辨率无法提高。



EUV光刻技术正在飞速发展

    EUV技术还有些其它优点,如可通用KrF曝光中的光刻胶以及由于短波长,不需要使用OPC(光邻近效应的图形补偿)技术等,大大降低了掩模成本。

    EUV技术的主要挑战如下:

    美国Cymer公司从1997年起就开始EUV光源的研制,目前的技术路线有三种:第一种源自Cymer的高密度等离子体激光器;第二种是放电型等离子体激光器(DPP);第三种是基于激光产生等离子体(LPP)技术。为实现芯片批量生产需要高功率的激光器,同时又是降低EUV光刻机的关键。目前EUV光源的功率己可达10W,试验样机的要求是30W,而真正满足批量生产要求是100W。

    在EUV光刻技术中,由于掩模是采用反射式(通常都是穿透式),所以掩模的制作十分困难。一般采用80层堆叠的Mo/Si薄膜,每一个Mo(钼)层与Si(硅)层的厚度分别为2.8nm及4.0nm。而且要求每层必须绝对平滑,误差只容许一个原子大小,所以如何制作多层涂布低缺陷的掩模仍是个大挑战。目前认为在掩模上的颗粒尺寸在50nm时就无法接受,所以通常要采用掩模修正技术,如离子铣,或者用电子束在局部区域加热气化修正多余的图形等。另外涉及到掩模的储存、运输及操作也非常困难。

    从EUV辐射的残骸可能破坏EUV系统的光学镜片,作为近期目标,镜片的寿命至少要几个月。业界为了EUV,即下一代光刻技术付出了许多努力,如美国的EUVLLC、欧洲的EU41C、日本的ASET及EUVA等公司。

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    ● EUV技术原理浅析

    为了继续缩小线宽,扩大芯片容量,人们一直在开发新的集成电路生产技术。如:X射线接近式光刻、电子束投影光刻、离子柬投影光刻和软X射线投影光刻等。为了强调软X射线投影光刻与现有光刻的连续性,现在普遍称其为“极紫外投影光刻”。极紫外投影光刻EUV的几个关键技术已经突破,最有希望成为下一代集成电路的生产技术。它采用13nm的工作波长,理论上适用于线宽22nm以下的集成电路生产。

    EUV是目前距实用话最近的一种深亚微米的光刻技术。他仍然采用前面提到的分步投影光刻系统,只是改变光源的波长,即采用波长更短的远紫外线。目前已经采用248nm、193nm的准分子激光光刻出0.18um的细线条,在采用近程校正、移相掩膜等新技术后可达到0.15um。波长为157nm的准分子激光光刻技术也将近期投入应用。如果采用波长为13nm的EUV,则可得到0.1um的细条。采用的EUV进行光刻的主要难点是很难找到合适的制作掩膜版的材料和光学系统。



Intel巨资开发的Intel’s Micro Exposure Tool(MET)

    关于EUV理论上的探讨和初步的实验在 80年代中期就有学者做过相关工作。但一直到90年代末期,芯片工艺的飞速发展以及微缩过程中所遇到的种种难题才使得工业界产生了紧迫感。而且集成电路发展的过程也清楚地显示,如果不对当前的芯片工艺做大刀阔斧的改进,尽快地推出EUV工艺,摩尔定律甚至整个芯片工业都将面临前所未有的危机。


IMEC开发的EUV alpha demonstration tool

    1997年由Intel、AMD、Micron、Motorola、SVGL、USAL、ASML组成极紫外有限公司(EUVLLC)和在加州的三个国家实验室成立。

    EUV系统主要由四部分构成:
    极端紫外光源
    反射投影系统
    光刻模板(mask)
    能够用于极端紫外的光刻涂层(photo-resist)


EUV光刻技术原理

    无论是哪个部分,传统的光刻工艺都无用武之地,需要重新设计。

    极端紫外光源非常难设计,现有的激光器在极端紫外光谱输出功率低,无法达到光刻所需的能量要求。而让问题变得更复杂的是,极端紫外光会被绝大多数的材料吸收,包括空气,传统的光刻透射投影设备等。

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    ● EUV技术目前的定位困境

    由于193nm沉浸式工艺的延伸性非常强,同时EUV技术耗资巨大进展缓慢。现在各家厂商对于EUV光刻目前的应用,基本上可以用绝望来形容,但是对于这项技术未来的前景,所有开发商都从未放弃。EUV的问题到现在都还没找到合适的快速稳定性变的光溶胶,找不到合适的光溶胶,刻深和侵蚀速率就没办法控制。



EUV技术所需要的掩膜

    各家厂商都清楚,半导体工艺向往下刻,使用EUV技术是必须的。而且EUV技术也能通过液相折射来降低波长,因为所有折射都可以降低波长,也就是说EUV技术可以有效拓展工艺深度。但是现在困扰光刻胶的问题不是波长,而是频率,光的能量不够,就没办法诱发反应。波长越短,频率越高,光的能量正比于频率,反比于波长。但是因为频率过高,传统的光溶胶直接就被打穿了。现在材料学,固体物理和凝聚态物理已经从全部方向上开始制约半导体工艺的发展了。


在45nm工艺的蚀刻方面,EUV技术已经展现出一些特点

    所以现在EVU技术要突破,从外部支持来讲,要换光溶胶,但是合适的一直没找到。而从EUV技术自身来讲,同时尽可能的想办法降低输出能量。

    Intel和IBM还有AMD都已经用EVU蚀刻出一些图案,问题是不是光刻出图案就可以了,影响刻蚀质量的因素除了边缘稳定性,还有刻深。

    EUV(极紫外线光刻技术)是下一代光刻技术(<32nm节点的光刻技术)。它是采用波长为13.4nm的软x射线进行光刻的技术。英特尔、IBM是EUV光刻技术的积极支持者,ASML、尼康、佳能是EUV光刻机的开发商。根据2007年得到的资料,ASML已研制出2台试用型EUV光刻机供32nnl工艺研发用,不作生产用,设备名称AlphaDemoTool(ADT),价格6500万美元。一台给美国纽约州Albang大学纳米科学与工程学院(CSNE),另一台给比利时IMEC微电子中心。

    近年来,EUV光刻技术研究成果与战绩:

    1、2004年9月日本EUV光刻系统开发协会表示,正在瞄准CO2激光光源,它可降低激光成本20%。该协会正在研究2种光源,一是成本较高的激光产生的等离子,在中等聚焦下,消耗3.1W功率。若添加一个调压放大器,将YAG激光功率从现在的1.3 kW提高到1.5 kW,最终达4 kW 目标;二是存在碎片问题的放电产生等离子。

    2、2005年德国xfreme Tech公司开发出800W EUV光源,2010年可达1000W。

    3、2006年9月欧洲Focus GmH、Bielefeld大学和Maine大学联合推出用于EUV光刻机的光致电子显微镜,它对芯片不产生破坏作用,测量精度可达20nm特征尺寸。它是欧洲委员会资助EUV开发More Moor项目,为期3年(2004~2006年),投资2325万欧元。


台积电公司订购ASML公司极紫外光刻系统Twinscan NXE3100

    4、2006年12月ASML以2.7亿美元收购半导体设计晶圆制造技术商Brion Tech公司,后者致力于计算光刻市场,包括设计验证、刻线增强技术和光学矫正等。

    目前EUV光刻技术存在的问题:
    造价太高,高达6500万美元,比193nm ArF浸没式光刻机贵;
    未找到合适的光源;
    没有无缺陷的掩模;
    未研发出合适的光刻胶;
    人力资源缺乏;
    不能用于22nm工艺早期开发工作。

    虽然目前EUV光刻技术还存在不少问题,但业界并未对它判处“死刑”,但是Intel和IBM之前的表态,充分表明193 nm ArF浸没式光刻技术将成为32nm/22nm工艺的主流光刻技术,EUV要想发挥实力还得等待时机。

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    ● EUV技术对掩膜版的要求

    EUV与现有光刻技术的主要区别,在于极紫外投影光刻系统使用了反射式掩模。反射式掩模采用坚固的背支撑结构,可以有效地防止由装校应力以及热应力产生的变形;透射式掩模则因为其对工作光束的强烈吸收与热应力变形之间的矛盾不能协调解决而无法在13 nm 光刻技术中得到应用。

    多层膜技术的巨大进步使得反射式掩模成为可能,但掩模中引入了多层膜之后,相应地带来了诸如多层膜均匀性、多层膜缺陷等技术难题。由于入射光在掩模表面反射,EUV系统对掩模基底的面形和缺陷都有了更严格的要求。



EUV系统对掩模基底的要求(文献扫描图片)

    通过EUV技术的艰难前行我们可以体会到光刻技术的发展并非光刻机一枝独秀即可,其它环节的互相配合与优化,如光刻胶和掩膜版等,才能使EUV尽早投入量产。尽管EUV使用的曝光波长比ArF光刻缩小了10倍以上,但是EUV波段的光极易被各种光学材料吸收也是不争的事实,全新的掩膜版技术开发如箭在弦上。

    由于采用透射曝光时掩膜版会吸收EUV光线,其光强将被大幅削弱。因此,相对于目前的投影式光学系统而言,EUV掩膜版将采用反射技术,而非透射技术。要使EUV顺利进入量产,无缺陷的掩膜是必不可少的。如何解决掩膜版表面多层抗反射膜的无缺陷问题成为关键。EUV掩膜版的制作一般是采用多层堆叠的Mo/Si薄膜,每一Mo层与Si层都必须足够平滑,误差容许范围为一个原子大小。如果掩膜上存在大颗粒时,通常需要采用掩膜修正技术进行处理。另外,掩膜版还涉及到储存、运输等难题。


EUV系统对掩模缺陷率的要求

    研究表明,EUV掩膜缺陷密度应为18nm节点0.003defects/cm2,最新的数据认为,最终量产时的目标达到0.01defects/cm2即可。但如今的EUV掩膜缺陷仍高达1defect/cm2,任务非常艰巨。要使检测机台的水平满足芯片制造的要求,EUV光源的亮度而非能量,仍需大幅改善。这是因为EUV光刻机的NA非常小,测量机台只能覆盖光源较小的一部分,高能量光源对于测量机台来说太大太昂贵。在这一点上,LPP光源更小更亮,较DPP更有优势。

    极紫外投影光刻反射式掩模技术的难点在于掩模白板的制备,包括缺陷数控制以及无缺陷多层膜制备。根据掩模图形成型方法的不同,其制备方法主要分为:离子束直接刻蚀法、离子注入法、Liftoff法、吸收层干刻法。吸收层干刻法不仅在工艺上切实可行,而且有利于缺陷的检测和修补,是最为理想的掩模制作方法。

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    ● IBM对于EUV的态度和布局

    IBM公司近日宣布了其光刻技术战略,表示将把其193nm沉浸式光刻缩小到22纳米节点,以实现大量生产。换个角度看来,由于超紫外线(EUV)光刻技术还不能用于22nm节点逻辑的早期开发工作,该技术将在22nm工艺中再次被抛弃。

    这对于EUV技术的拥护者来说无疑是个不好的征兆,他们本希望能在2009年将EUV这种下一代光刻技术应用于32节点中。另外,这一事件还对EUV是否已经就位,或者说它的可用性提出了更多疑问,它本来就已经由于人力资源、光刻胶等重要因素的缺乏而举步维艰了。



造价高昂的EUV光刻系统

    而且,一套EUV工具的价格可能高达4000万到6000万美元。业界希望EUV工具能够帮助其尽快进入量产,但这一技术还未完全成熟。IBM公司著名工程师、光刻技术开发总监George Gomba表示:IBM也一直在开发EUV、沉浸式、直写等下一代光刻技术(NGL)。在它位于纽约州East Fishkill的领先的300纳米工厂里,IBM公司已经采用了来自ASML Holding NV公司的193nm光学扫描仪

    业界普遍认为IBM将继续和这家荷兰公司合作。IBM没有就其合作厂商发表评论。 Gomba表示,IBM目前正采用“干式”193纳米沉浸式光刻工具生产65节点逻辑芯片。接下来,IBM将把193nm光刻扩展到45nm节点(65nm半间距)。在该节点上,IBM将采用一个193nm的沉浸式扫描仪和据称由ASML公司提供的1.2的数字孔径。

    在45nm节点之后,IBM还将把193nm沉浸式光刻扩展到32纳米节点(45纳米半间距)。在这一节点上,IBM将试用单图形和双图形工艺,并采用一个带有1.35 NA透镜的扫描器。令人意外的是,IBM还表示将在2011年将沉浸式光刻缩放至22nm节点。IBM认为193nm沉浸式光刻是能够满足22节点的2年周期和要求的唯一方案。

    有专家表示,目前的193nm沉浸式光刻折射率为1.4,还只能以40纳米工艺生产。为了突破这一障碍,IBM将运用一个采用了双图形技术的先进的193nm沉浸式扫描器,以及分辨率增强技术和OPC。Gomba指出:“我们在试用各种不同的双图形工艺。”

    至于EUV技术,IBM认为这项技术还不能用于22nm的早期开发工作。IBM希望EUV能接近22纳米节点,但这一技术要到2009年才能最终成熟。迄今为止,ASML公司已经销售了两款相当早期的“试用型” EUV工具,一个提供给了IMEC公司,另一个给了Albany Nanotech公司。这家荷兰公司将给三星提供一款“预生产”型EUV设备,并可能给英特尔也提供一套。尼康和佳能也在开发EUV。

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    ● Intel欲将193nm沉浸式光刻技术延用

    在LithoVision2010大会上,Intel公司公布了其未来几年的光刻技术发展计划,按这份惊人的计划显示,Intel计划将 193nm波长沉浸式光刻技术延用至11nm制程节点,这表明他们再次后延了其极紫外光刻(EUV)技术的启用日期。

    根据会上Intel展示的光刻技术发展路线图显示,目前Intel 45nm制程工艺中使用的仍是193nm干式光刻技术,而32nm制程工艺则使用的是193nm沉浸式光刻技术,沉浸式光刻工具方面,Intel从去年开始便独家使用尼康公司的193nm沉浸式光刻机制造32nm制程产品。此前曾有传言称台积电最近也购买了尼康公司的193nm沉浸式光刻设备,不过双方后来矢口否认了这一传言。

    过去Intel曾计划在22nm制程节点转向EUV技术,并计划明年开始采用这种技术。不过据Intel负责高级光刻技术的高管Yan Borodovsky表示,Intel目前还没有做好在22/15nm制程节点引入EUV技术的准备。他并表示Intel将在22nm制程节点继续使用193nm沉浸式光刻技术。



EUV技术在Intel的实战中取得成果

    Intel还在会上表示他们有能力将193nm沉浸式光刻技术延用至15nm制程节点,也就是说这项技术的寿命可望延续到2013年左右,Borodovsky并认为,按照目前的情况看来,193nm沉浸式光刻+pitch division的工艺组合才是实现15nm制程产品量产的“唯一选择”。

    不过他表示,在15nm节点制程处,Intel将“首先采用EUV技术进行试产,假如届时无掩模技术已经成熟,那么我们还会采用这种技术进行试产。”

    在接下来的11nm制程节点中,Intel仍有计划想在五重掩模技术(five mask)的配合下继续延用193nm沉浸式光刻技术,Borodovsky称:“193nm沉浸式光刻技术应可在五重掩模技术的配合下满足11nm制程的要求。”

    据Intel表示,11nm制程节点上该公司的光刻技术将采用多种光刻工艺互补混搭的策略,将193nm沉浸式光刻技术与EUV,无掩模光刻(maskless)等技术混合在一起来满足11nm制程的需求。

    目前还不清楚Intel最终会采用EUV或无掩模光刻技术中的哪一种,Intel表示留给EUV技术最终成熟的时间点是在2011/2012年前;而留给无掩模技术的时间点则是在2012年以前。而其EUV领域的主要竞争对手三星公司将EUV技术投入实用的时间点也同样定在了2012年前。

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    ● EUV、450mm晶圆和TSV技术都将延迟

    根据IC insights公司的数据,看起来几个正在显现的重要的IC制造技术都将延迟,包括450mm晶圆和远紫外(EUV)光刻技术。根据分析,450mm晶圆厂量产可能要比预期的时间晚两年,要等到2015年或2016年。而EUV将会错过16nm节点,因此要等到2015年的13nm节点才能引入。



450mm晶圆技术正在推进

    另一个技术,基于硅穿孔(TSV)的3D器件还处于萌芽期并“过高估计”了,IC insight分析师Trevor Yancey表示。对于TSV的3D器件的吹嘘太多了,但在基板、测试和成本方面,还有很多问题需要解决。

    一些人认为TSV要进入主流应用还需要更长的时间。换句话来说,能帮助延续摩尔定律的三个技术——450mm,EUV和TSV——目前还是谈论多于实际。


TSV与多项技术结合应用

    450mm技术转移的延迟并不奇怪。IC insights公司主席Bill McClean在一个活动上表示:“经济不景气让450mm技术变得无关紧要。”

    根据报道,英特尔,台积电和三星正在分别推进45mm“原型”工厂在2012年的到来。这几家公司在寻找在32nm节点上的45mm“演示”工具和22nm上的“导入工具”。有人认为450mm工厂不会出现,他们认为研发费用太高了。没有人清楚谁会为工具和研发费用买单。

    在前不久的半导体产业策略座谈会(ISS)上,有谣言说450mm技术已经延迟了,据说要等到15nm节点才会有导入工具。有人推测,经济衰退,加上工具供应商的支持不足,是导致延迟的原因之一。


美国纽约州政府计划援建450mm晶圆研发中心

    450mm量产工厂不会再2014年之前出现,Yancey表示。他认为450mm更可能出现的时间是“2015年或2016年”。Yancey同时相信量产工厂采用EUV也将迟于新的目标日期,预期是2013年的16nm逻辑节点。有可能EUV会支持第二代的16nm器件,但看起来这也不会发生。


EUV技术目前的蚀刻成果

    更有可能的情况是EUV在2015年的13nm逻辑节点上进入量产工厂,他表示。基于先前的考虑,还有功率源、光刻胶和掩膜等问题需要解决。

    英特尔和Sematech公司的警告日前再一次响起。芯片制造协会日前警告资金短缺和掩膜检测问题将影响EUV光刻的实施。三星也发出了这样的警告。

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    ● 二次曝光和二次图形曝光技术

    远紫外光刻技术存在的问题为一批新兴技术提供了契机,譬如沉浸式光刻、无掩膜光刻和纳米压印光刻。但至少就32纳米和22纳米节点而言,领先的竞争技术还是193纳米沉浸式光刻,这项光刻技术涉及“两次曝光(double exposure)”和“两次图形曝光(double patterning)”这两个热门术语。



二次曝光原理图

    二次曝光技术,是EUV的替代计划。简单来说就是先蚀刻一次,清洗,然后再蚀刻一次。这种技术目的在于解决目前EUV刻深不足的问题。EUV和传统曝光都可以使用这项技术,但是主要还是针对EUV做优化的。但是二次曝光有一个严重的问题,是清洗和界面。因为第一次刻蚀之后清洗出来的地面是绝对不可能平整的,这会极大得影响第二次刻蚀的质量。

    VLSI研究公司认为,远紫外光刻技术有一席之地。远紫外光刻技术大有前途,但可能是在22纳米之后的某个时候。远紫外光刻技术会出现在16纳米阶段。同时VLIW对无掩膜光刻和纳米压印光刻较为悲观。其首席执行官G. Dan Hutcheson认为“除了研究领域外,无掩膜光刻不可能取得成功。纳米压印光刻技术也在半导体行业没有用武之地。”


IBM对于纳米压印光刻的研究

    这样一来,193纳米沉浸式光刻技术成了近期的选择,EUV技术因为周边配合不力被继续推后。

    IBM公司最近宣布,它并没有指望将远紫外光刻技术用于逻辑芯片的22纳米节点的早期开发阶段——之前IBM还对此寄予希望,远紫外光刻技术的前景显得更黯淡了。IBM及合作伙伴声称,它们会把193纳米沉浸式光刻技术向下扩展到22纳米节点,这要归功于两次图形曝光或者两次曝光技术。

    在幕后,ASML、佳能和尼康彼此竞相开发新的193纳米沉浸式扫描光刻设备,这种设备用于两次曝光和两次图形曝光时代。首款这种设备定于2008年年中前后推出。


二次曝光蚀刻成果

    两次曝光的优点使得几家芯片生产商已经将两次图形曝光技术运用到集成电路生产,据说美光科技公司也在此列。两次图形曝光要求进行两次曝光,首先曝光一半线路、进行蚀刻、执行其他步骤。然后,另一光刻胶涂层做到圆晶上,另一半图案在第一批线路之间的空隙里面曝光。这种方法成本高、速度慢,但从技术上来说相对容易,不过要求大约2nm的套刻精度(overlay accuracy)。

    对于两次曝光,它需要先曝光一批线路,然后在执行其他工艺步骤之前,将曝光图案移到邻近地方,对第二批线路进行曝光。虽然两次曝光速度比两次图形曝光快,但关键是找到一种非线性光刻胶——这种光刻胶的化学特性能够吸收来自邻近曝光的弱光,又不会形成图案。

    至于逻辑芯片的生产,IBM上周提议后段制程采用基于暗场、双极照明的两次曝光技术。双极照明可以把掩膜图案分为X轴和Y轴两层,然后对它们进行两次曝光。


32nm SRAM芯片,两次图形曝光和标准单次曝光对比

    IBM在实验室里面使用了数值孔径为0.93的193纳米沉浸式扫描设备。IBM使用ASML的Maskweaver光学邻近校正工具和专门的三层光刻胶,声称已演示了第一层金属线之间的间距为90到100nm的器件。

    IMEC已开发出一种两次图形曝光技术,能够获得50纳米半间距、单镶嵌设计。IMEC使用了数值孔径为0.85的193纳米沉浸式扫描设备。它还采用与双极照明相竞争的四极照明方案,使用了6%的软相移掩膜(PSM)和有机材料的双层光刻胶。

    应用材料公司在技术大会上演示了一种类似方法:自对准两次图形曝光技术,该技术面向干式光刻而不是沉浸式光刻,从而引起了人们的浓厚兴趣。该方法采用了应用材料公司的先进图膜(Advanced Patterning Film)和等离子增强的化学气相沉积系统。应用材料公司薄膜事业部的高级副总裁兼总经理Farhad Moghadam说:“该方法能够使用193纳米“干式”扫描设备获得32纳米线路和间隙壁。”

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    ● EUV技术与光刻发展极限

    在文章的这一部分,我们引用了Nature Photonics记者访问世界芯片制造协会SEMATECH、先进技术研究部副总裁John Warlaumont,就光刻技术的未来发展进行的采访。希望这段采访内容和John Warlaumont先生的回答,能解释大家对EUV技术的前景以及现在面对的困境。

1、光刻技术的当前状态怎样?

    目前,芯片行业中的很多公司均采用193nm光刻技术或者193nm浸没式光刻技术以得到特征尺寸为32nm或者45nm的半道宽。线宽——在行业中包括一列线宽与相邻两线的间距——它代表刻写所能达到的最大密度,比单纯的特征尺寸更具有技术上的优越性。利用巧妙的图形成型方案,例如双重或者多重成型技术,可以得到大小为27nm的半道宽。



EUV技术在实验室的应用

    对于193nm光刻技术来说,这原本是不可能的。尽管目前193nm光刻技术仍然具有一定的市场,但很多人都认识到这应该是最后的光刻技术了。当我们在努力的接近光刻极限时,例如采用浸没透镜技术以提高系统的数值孔径,其它类型的刻写技术也开始了研究和应用。在众多的刻写技术中,特征尺寸已经不是唯一的驱动因素了,成本也是一个主要的考虑因素。双重图形成型技术要求在同一层面上刻写两次,而且还需要一个附加的腐蚀步骤,所以成本很高。这就是为什么很多公司转向极紫外(EUV)光刻技术的原因。这种技术可以得到特征尺寸仅为22nm的半道宽,但目前需求程度还不是很高,而且采用193nm光刻技术可以很容易达到当前水平,但是很多公司仍然选择采用这种技术,只因为其成本较低。

2、EUV光刻是下一代选择的技术吗?

    答案是肯定的。很多半导体企业都对这种技术加以关注,并且投入大量的资金来建设这种技术所需的配套设施。由于EUV技术是所开发的各种技术中最为困难且最具有技术挑战的刻写技术,所以它需要该行业中最大规模的联合以争取在2012年或2013年把这种技术推向市场。刻写技术是半导体行业基础设施建设中最重要也是成本最高的环节,很多公司都在努力的把EUV技术推向市场。

3、为什么开发EUV技术十分困难?

    EUV技术中最大的难题是EUV辐射容易被空气和其它材料吸收。这意味着需要开发新型的用于EUV技术的光学器件,新的掩膜以及新的技术。这也意味着EUV刻写的整个过程需要在真空中进行。


EUV技术在实验室的应用

4、在EUV技术商用之前还有哪些困难需要克服?

    在EUV技术商用之前,有许多的技术难点需要克服,但是最为关键的是光学器件的减少,光源以及掩膜问题。一个EUV刻写系统需要许多个由100层薄膜材料组成的反射镜。这些薄膜材料通常只有几个分子的厚度,这需要精确控制到埃的精度。不仅如此,用于EUV刻写技术的光源不能是普通的激光或者一般光源,而是通过激光或者放电方法得到的激发等离子体源。尽管人们在光源开发上已经取得了很大的进步,但是主要的问题是光源的功率达不到要求。目前的EUV系统只能传输刻写所需功率的10~20%,但是我们相信这个问题会及时得以解决。制作零缺陷的EUV刻写掩膜也是该技术面临一个重要问题,需要进一步开发研究。目前,人们采用电子束技术制作掩膜,但是制作效率太低。一些公司采用多束电子束刻写以增加制作效率,但是我担心这种技术实效性不够。EUV刻写技术只有在所有的基础设施都完备的情况下才能推向市场。掩膜技术是该领域中投资欠缺的环节,需要下大力气研究。

5、EUV技术的极限情况是什么?

    我们相信采用EUV刻写技术可以得到特征尺寸达10nm的最小线宽,所以这种技术可以延续特征尺寸递减规律至少一代。每当人们预测一种技术的极限时,科学家和工程人员总会发现一种方法来打破这种极限。但是,对于EUV技术来说,我们已经开始达到这种技术的最小极限。例如,我们谈到的电子转换器件,这种器件仅由几个原子组成。在这种请况下,我们不知道极限是什么,也不知道我们从这个极限走向何方。要是有一天刻写技术不再像今天这样深刻影响着电子产业的发展,相反,一些其它的制造芯片的技术将会开发出来。

6、其它刻写技术情况如何?

    关于下一代刻写技术,在制作集成电路上目前还没有一种技术比EUV技术更可行。然而,人们也开发了其它几种刻写技术用于其它方面,例如光子器件、微电子机械系统和记忆芯片等。纳米压印技术已经开始产业化,而且Sematech协会正在尝试着把该技术用于半导体行业。尽管这种技术具有很高的分辨率,但是这种技术属于刻写技术中的切触形式,而且还会引入很多缺陷,所以在集成电路中应用有限。这种技术在存储领域中具有很大的应用前景。自组装技术也是一种制作超细线宽的技术,前景很大。

    感谢《中国光学期刊网》为我们提供来自Nature Photonics的采访信息。

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    ● 8位专家展望EUV光刻技术(一)

    在文章的最后,我们引用Global Sources电子工程专辑于2010年05月07日对业界光刻专家和该领域的一些高层人员以“光刻技术路在何方”为主题的一次访谈。这次访谈的作者为来自电子工程专辑马立得先生。

    光刻技术正处在十字路口并可能是在向错误的方向发展。

    光刻是支撑摩尔定律所阐明的IC工艺不断缩微的关键生产技术。当前的技术仍然可行,而且其寿命已远远超出了所有人的预期,所以将在不久的将来失去动力。其后继技术的研究在几十年前就已经开始。

    然而,今天,在四个主要的下一代光刻(NGL)候选技术中,有三个技术,即超紫外线(EUV)、多波束无掩膜和纳米压印,落后于时间表。



业界之前所预测的光刻技术发展路线图

    特别是EUV技术,消耗了大量的研发时间和财富,但仍没有取得多少成果,这促使一些人士呼吁把开发努力重新定向。纳米压印,就其本身而言,存在套刻精度和吞吐量问题,而多波束技术仍然在研发中。第四个下一代候选技术--定向自组装,是一种很有前途的研究课题,但尚未开始研发。

    英特尔早在1997年就领导成立了EUV LLC企业联盟,计划在2005年把EUV光刻技术商业化的,加盟公司包括AMD、IBM、英飞凌和Micron。

    按照原定计划,EUV现在应该取代传统的光学光刻技术。然而事实上,光学光刻目前在半导体领域仍然举足轻重。至于EUV技术何时能投入生产,有人估计在2012年初,也有人估计在2015年或2016年,甚至有人认为这个时间可能永远不会到来。

    也有一些公司在推动纳米压印、无掩膜光刻或一种被称为自组装的新兴技术。另外一些公司则希望把今天的光学光刻技术一直延续下去。

    对于这个产业来说,将赌注押在EUV上错了么?如果真是这样的话,到底应该研究哪种技术呢?从长远来看,谁将最终受益?

    1、Yan Borodovsky
        ——英特尔高级研究员兼技术和制造部先进光刻技术总监


Yan Borodovsky

    虽然之前一直都在推动EUV技术,但是英特尔目前正在考虑一种混合匹配的光刻战略。

    “针对未来的IC设计,我认为正确的方向是具有互补性的光刻技术。193纳米光刻是目前能力最强且最成熟的技术,能够满足精确度和成本要求,但缺点是分辨率低。利用一种新技术作为193纳米光刻的补充,可能是在成本、性能以及精确度方面的最佳解决方案。补充技术可以是EUV或电子束光刻。”

    “我认为,对于大批量制造而言,将EUV作为补充技术存在很多挑战,多波束电子束同样如此。NAND闪存厂商有更大的可能去引入某种新技术,就像我们之前试图引入EUV那样。实际上,逻辑芯片在布局、设计规则和限制方面有更大的自由度。因而我们可以理解,为什么三星将更加积极地部署EUV。他们别无选择,只能寄希望于波长更短、数值孔径(NA)更高和K1为0.25的技术。”

    2、G. Dan Hutcheson
        ——市场研究公司VLSI Technology CEO


G. Dan Hutcheson

    “我认为该行业找到了正确方向。这个十年比上个十年好了太多。我记得在上世纪90年代,所有研究都在遵循下一代光刻的路线图,没有人搞别的东西。”

    “而我们从事的是每年花费大量研发经费的不断发展的业务。要确保在将来的节点仍遵循摩尔定律,需要有两到三个可替代现有技术的方案。作为最后的手段,电子束技术总能保证写入的几何精密性,但缺点是它违反了摩尔定律。压印是一项非常有趣的技术,这项技术有待开发。EUV也是如此。”

    “我们可利用现有的技术,即双重成型。如果我是芯片制造商,我会把大量资金投在双重成型技术上,因为现在我的光刻工具的产能基本上下降了一半。也就是说,每片晶圆的成本增加了一倍。因此我会需要双倍的工具,这对设备行业来说是个好消息。”

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    ● 8位专家展望EUV光刻技术(二)

    承接上一部分,本短采访内容仍然来自Global Sources电子工程专辑于2010年05月07日发表的采访。这次访谈的作者为来自电子工程专辑马立得先生。

    3、Burn Lin
        ——台湾半导体制造有限公司微成型部高级主管



Burn Lin

    “该行业在某项技术上下的赌注太多。我认为把所有鸡蛋放在一个篮子里是很危险的。很多人都明白其中的道理。”

    4、Kurt Ronse
        ——IMEC公司光刻技术部总监


Kurt Ronse

    “我认为我们在沿着正确的方向前进,因为目前还没有很多替代办法;我们或者停止缩小尺寸,或者继续推动EUV技术。”

    “EUV技术已经取得了很大的进步,该技术还没有大功告成,现在仍然有许多工作要做。但是在我看来,EUV和其他替代技术之间的差距在过去一年已经增大。目前其它替代技术都没能取得多大进展,而且它们在获取资金方面也面临困难。替代技术要达到目标将面临很大困难。这些替代技术必须专注于16或11纳米,因为它们拥有一些达到目标的方法和手段。如果继续专注于32纳米或22纳米,则会错过自己的目标。”

    5、Walden Rhines
        ——Mentor Graphics公司董事长兼CEO


Walden Rhines

“包括OPC和其它分辨率增强技术在内的计算光刻,是能够把我们从光刻机不断飙升的成本中解救出来的技术。在过去10年中,计算光刻在EDA市场上占有可用市场总量(TAM)的最大份额。”

    6、Dan Rubin
        ——Alloy Ventures公司风险投资专家


Dan Rubin

    “日趋明显的一个现象,就是EUV技术无法充分利用传统光学光刻技术的基础架构。这个新颖的技术创新,要求EUV资源和反射型掩模供应链,而这个供应链尚未建立,另外,缺陷检测仍然需要大量投入、雄厚的资金以及进度方面的调整。即使完整技术解决方案所需的各部分能够准时组合,EUV高昂的成本也会令人无法承受,从而影响先进存储器设备的采纳。”


纳米压印光刻技术应对32nm以下工艺的实现

    “在内存芯片市场,我一直支持压印光刻技术。依靠不到1亿美元的总投资,Molecular Imprints公司(MII)已取得了令人难以置信的进展,而且性能改进的步伐在持续前进。其CMOS工具的可用性和硬盘驱动工具的吞吐量,从技术角度来看颇令人震惊。如果将投入在EUV上的金钱和业内关注分一部分给它,MII今天可能已经有了次32纳米CMOS生产工具。”

    7、Mark Melliar-Smith
        ——纳米压印光刻供应商MII公司CEO


Mark Melliar-Smith

    “这个行业限制了自己的发展前景。现在,它太过于关注单一解决方案。我认为这样不好。如果MII公司有去年EUV资金的1/12,我们可能已经在解决半导体市场众多遗留问题方面前进了很远,并已经做好12至18个月内投产的准备。”

    8、Kazuo Ushida
        ——尼康旗下精密设备有限公司总裁


Kazuo Ushida

    “对于小批量生产,EUV看起来很有前途。但是EUV赶不上22纳米半节距路线图。EUV将会在晚些时候出现,也许会赶上16纳米节点。我们还没有计量工具。开发掩模工具将需要两年时间。”

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    ● ITRS与光刻技术发展

    《今日材料》(Materials Today)是Elsevier出版集团旗下的材料科学评论期刊,是一份在材料学业界享有盛名的出版物。《今日材料》在2008年评选出材料科学领域在过去50年间的十大进展。其中一些科研发现改变了该领域的研究方向,另外一些则为材料科学领域提供了新的机会和研究方向。

    令人惊讶的是,排在首位的并不是某项具体的研究成果,而是一种优先选择研究方向和制定研发计划的方式——ITRS。《国际半导体技术蓝图》(ITRS)通过设定创新和技术需求的目标推动了微电子行业的巨大进展。ITRS融合了科学、技术和经济学,很难想象在材料学领域还有什么能超越它对这个领域进展所起的推动作用。

    ITRS全称为 International Technology Roadmap for Semiconductors,中文译名为国际半导体技术蓝图。



ITRS发布的权威研究报告封面

    ITRS是由欧洲、日本、韩国、台湾、美国五个主要的芯片制造地区发起的。

    发起组织分别是:

    European Semiconductor Industry Association (ESIA,欧洲半导体工业协会);
    the Japan Electronics and Information Technology Industries Association (JEITA,日本电子与信息技术工业协会);
    the Korean Semiconductor Industry Association (KSIA,韩国半导体工业协会);
    the Taiwan Semiconductor Industry Association (TSIA,台湾半导体工业协会);
    the United States Semiconductor Industry Association(SIA,美国半导体工业联盟)。

    ITRS的目的是确保集成电路(IC)和使用IC的产品在成本效益基础上的性能改进,从而持续半导体产业的健康和成功。

    ITRS每年会组织会议对半导体行业的发展方向进行讨论,通过全球芯片制造商、设备供应商、研究团体和consortia的协作努力,ITRS团队识别关键的挑战,鼓励创新解决方案,并欢迎来自半导体团体的分享。而最为重要的则是每年在会后发布的ROADMAP(线路图),ITRS在业内发布的ROADMAP具有半导体行业最高权威性。


半导体光刻工艺40年发展历程与预测

    上图为依据ITRS报告制作的半导体光刻回顾与展望路线图,从图中我们可以看到EVU技术虽然进展坎坷商业化困难重重,但是这项技术前景仍然看好。但是目前最为实际的情况是193nm光刻技术借助于沉浸式技术,已经能够延续到11nm工艺,这为今后几年的半导体器件蚀刻提供了稳定的技术支撑。

 

 


本文参考文献:

[1]  光刻技术——半导体工业的“领头羊”
[2]  半导体光刻技术概况
[3]  湿浸式光刻技术成为半导体产业新宠
[4]  光刻技术的发展极限——SEMATECH公司副总裁访谈
[5]  光刻行业遭双重打击 下一代光刻技术面临难题
[6]  EUV技术对光刻胶,掩膜版的要求
[7]  极紫外投影光刻掩膜技术
[8]  193nm沉浸式光刻技术发展现状及今后难点
[9]  450mm,EUV,TSV都将延迟
[10] 沉浸式光刻缩小至22纳米节点,IBM抛弃EUV
[11] Intel欲将193nm沉浸式光刻技术延用至11nm制程节点

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