1、CMOS器件在上下电过程中，应保证I/O电平不高于VDD+0.5V ，不低于VSS-0.5V，否则CMOS可能触发闩锁烧毁。

2、CMOS器件信号口输入信号的上升或下降沿不可过缓，否则可能导致器件工作异常。

闩锁效应（Latch up）最易产生在易受外部干扰的I/O电路处，也偶尔发生在内部电路。闩锁效应是CMOS（Complementary Metal-Oxide-Semiconductor Transistor）工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。

CMOS电路的基本单元是由一个NMOS管和一个PMOS管互补构成。CMOS电路一旦被触发闩锁，电源与地之间形成低阻大电流通道，此时，即使除去触发信号，闩锁现象将维持，只有电源关断或不能满足闩锁的维持电压和电流要求时，才能解除。闩锁状态时，电源与地之间几乎短路，电流很大，极有可能烧毁器件。

CMOS工艺在数字逻辑中大量应用，图1为数字器件CMOS输入、输出，及输出传输门电路，三者均包含NMOS和PMOS互补相连结构。

  图1  输入、输出与输出传输门电路图

CMOS闩锁效应是由于在电源和地之间寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路引起，它的存在会使电源和地之间产生大电流。

图2为输出口结构。如图所示，在该结构中，有两种寄生晶体管，纵向寄生NPN和横向基区PNP管。每个晶体管的基极和另一晶体管的集电极相连，形成PNPN四层结构的可控硅结构。由于存在阱寄生电阻Rw和衬底寄生电阻Rs，使寄生晶体管进入导通状态的条件与普通可控硅不同。

 

 图 2  CMOS电路产生PNPN效应

电路正常工作时，VT1管的基极与发射极均接电源，VT2管的基极和发射极均接地，两寄生晶体管发射结均零偏截止，对CMOS电路的工作无影响。当CMOS电路的输入、输出、电源端，甚至地出现正和负浪涌电压和电流时，就有可能使两寄生晶体管正向导通，类似于可控硅受触发开通，使CMOS电路进入闩锁状态。

闩锁发生过程，当器件由于某种外部条件产生触发电流时，该电流流过衬底寄生电阻Rs产生压降，当Rs上产生的压降达到VT1发射结正向导通电压时，则VT1正向导通；VT1集电极电流IC1经电阻Rw流进Vss，在Rw上产生压降。此时，若Rw上压降也超过VT2的正向导通电压时，VT2导通；VT2的集电极电流IC2增加流过Rs的电流，IC1进一步增加，如此反复，电流不断增大，当电流超过维持电流时，CMOS就发生闩锁，闩锁时间较长时，就会烧毁电路。同理，当外部信号条件，在Rw上产生较大压降时，也会触发VT1和VT2间的正反馈，产生大电流。

由以上分析可见，CMOS寄生双极晶体管构成的可控硅电路被触发后，形成正反馈回路，当闩锁发生后，即使触发信号消除，寄生可控硅将仍然保持导通。

闩锁发生的条件：寄生NPN、PNP晶体管的发射结均处于正偏，β1×β2>1（分别为两寄生管的放大倍数）；电源电压大于闩锁后的维持电压，电源提供电流大于维持电流。

1) I/O电平下降到低于Vss电平，或上升到高于VDD电平；

2) 电源有异常的浪涌电压或噪声干扰侵入；

3) 电源电压瞬间跳变，引起反偏的p阱－衬底结电容出现较大充放电电流；电源变化速度越快，则该电流越大。

4) 另外，实践表明，在高温环境下器件更容易触发闩锁。

如图3所示，CMOS单元由一个NMOS和一个PMOS管互补构成。当输入信号的上升、下降沿太缓时，在阈值电平维持的时间可能较长，使得两管同时导通的时间过长，在Vcc与Vss间形成大电流通路，导致器件功能异常。

   图3  CMOS电路

现代单片机主要是采用CMOS工艺制成的。

MOS管又分为两种类型：N型和P型。如下图所示

以N型管为例，2端为控制端，称为“栅极”;3端通常接地，称为“源极”;源极电压记作Vss，1端接正电压，称为“漏极”，漏极电压记作VDD。要使1端与3端导通，栅极2上要加高电平。

对P型管，栅极、源极、漏极分别为5端、4端、6端。要使4端与6端导通，栅极5要加低电平。

在CMOS工艺制成的逻辑器件或单片机中，N型管与P型管往往是成对出现的。同时出现的这两个CMOS管，任何时候，只要一只导通，另一只则不导通(即“截止”或“关断”)，所以称为“互补型CMOS管”。

高速CMOS电路的电源电压VDD通常为+5V;Vss接地，是0V。

高电平视为逻辑“1”，电平值的范围为：VDD的65%～VDD(或者VDD-1.5V～VDD)

低电平视作逻辑“0”，要求不超过VDD的35%或0～1.5V。

+1.5V～+3.5V应看作不确定电平。在硬件设计中要避免出现不确定电平。

近年来，随着亚微米技术的发展，单片机的电源呈下降趋势。

低电源电压有助于降低功耗。VDD为3.3V的CMOS器件已大量使用。在便携式应用中，VDD为2.7V，甚至1.8V的单片机也已经出现。将来电源电压还会继续下降，降到0.9V，但低于VDD的35%的电平视为逻辑“0”，高于VDD的65%的电平视为逻辑“1”的规律仍然是适用的。

非门(反向器)是最简单的门电路，由一对CMOS管组成。其工作原理如下：

A端为高电平时，P型管截止，N型管导通，输出端C的电平与Vss保持一致，输出低电平;A端为低电平时，P型管导通，N型管截止，输出端C的电平与VDD一致，输出高电平。

与非门工作原理：

、A、B输入均为低电平时，1、2管导通，3、4管截止，C端电压与VDD一致，输出高电平。

、A输入高电平，B输入低电平时，1、3管导通，2、4管截止，C端电位与1管的漏极保持一致，输出高电平。

、A输入低电平，B输入高电平时，情况与类似，亦输出高电平。

、A、B输入均为高电平时，1、2管截止，3、4管导通，C端电压与地一致，输出低电平。

或非门工作原理：

、A、B输入均为低电平时，1、2管导通，3、4管截止，C端电压与VDD一致，输出高电平。

、A输入高电平，B输入低电平时，1、4管导通，2、3管截止，C端输出低电平。

、A输入低电平，B输入高电平时，情况与类似，亦输出低电平。

、A、B输入均为高电平时，1、2管截止，3、4管导通，C端电压与地一致，输出低电平。

注：将上述“与非”门、“或非”门逻辑符号的输出端的小圆圈去掉，就成了“与”门、“或”门的逻辑符号。而实现“与”、“或”功能的电路图则必须在输出端加上一个反向器，即加上一对CMOS管，因此，“与”门实际上比“与非”门复杂，延迟时间也长些，这一点在电路设计中要注意。

三态门的工作原理：

当控制端C为“1”时，N型管3导通，同时，C端电平通过反向器后成为低电平，使P型管4导通，输入端A的电平状况可以通过3、4管到达输出端B。

当控制端C为“0”时，3、4管都截止，输入端A的电平状况无法到达输出端B，输出端B呈现高电阻的状态，称为“高阻态”。

这个器件也称作“带控制端的传输门”。带有一定驱动能力的三态门也称作“缓冲器”，逻辑符号是一样的。

注：从CMOS等效电路或者真值表、逻辑表达式上都可以看出，把“0”和“1”换个位置，“与非”门就变成了“或非”门。对于“1”有效的信号是“与非”关系，对于“0”有效的信号是“或非”关系。

上述图中画的逻辑器件符号均是正逻辑下的输入、输出关系，即对“1”(高电平)有效而言。而单片机中的多数控制信号是按照负有效(低电平有效)定义的。例如片选信号CS(Chip Select)，指该信号为“0”时具有字符标明的意义，即该信号为“0”表示该芯片被选中。因此，“或非”门的逻辑符号也可以画成下图。

“与非”门、“或非”门等逻辑电路的不同组合可以得到各种组合逻辑电路，如译码器、解码器、多路开关等。 

组合逻辑电路的实现可以使用现成的集成电路，也可以使用可编程逻辑器件，如PAL、GAL等实现。

有分析表明导致器件功能异常或烧毁的主要原因之一：上下电过程中，供电不稳定，电路中各电气参数为不可控，使得器件处于非正常状态；另外，上电瞬间电压突变产生冲击电流；以及器件本身工艺和结构特点决定其上电对部分参数有特殊要求等，当处理不当时都有可能导致器件上电异常。本文针对CMOS器件，从器件的功能和结构特点出发，针对上下电问题进行较深入的原理分析。

使用CMOS器件时，应避免存在产生闩锁效应的条件，一般有如下要求：

上下电过程中，为保证器件I/O电压不高于电源电压或低于地电压，要求信号后于电源和地上。

在上电过程中，电源电压不能有较大过冲或浪涌。

多电源器件，应该按照器件手册要求上下电，如果器件手册没有明确指出器件上下电顺序，则尽量保证各电源同时上电。

电源上电速率不能太快，不能有瞬间跳变，按器件手册要求设计。

新器件认证要关注器件的抗闩锁能力，特别关注高温下的抗闩锁能力。

器件输入信号上升、下降沿不可太缓，应满足手册要求。

设计时应注意保证上电过程中，CMOS器件的输入、输出管脚信号不得先于电源和地上，并保证GND－电源－I/O信号的上电顺序。